JPS59104247U - 命令コ−ドフエツチ回路 - Google Patents
命令コ−ドフエツチ回路Info
- Publication number
- JPS59104247U JPS59104247U JP19988382U JP19988382U JPS59104247U JP S59104247 U JPS59104247 U JP S59104247U JP 19988382 U JP19988382 U JP 19988382U JP 19988382 U JP19988382 U JP 19988382U JP S59104247 U JPS59104247 U JP S59104247U
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- instruction code
- circuit
- code fetch
- fetch circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Detection And Correction Of Errors (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第１図はＣＰＵの基本動作を説明するためのタイミング
図、′第２図は本考案に係る命令コードフェッチ回路の
一実施例を示すブロック図、第３図は動作説明のための
タイミング図である。 １・・−ｃｐｕ、 ２・・・メモリ、３・・・パリティ
検定回路、４・・・命令変換回路（ＮＯＰ出力回路）。
図、′第２図は本考案に係る命令コードフェッチ回路の
一実施例を示すブロック図、第３図は動作説明のための
タイミング図である。 １・・−ｃｐｕ、 ２・・・メモリ、３・・・パリティ
検定回路、４・・・命令変換回路（ＮＯＰ出力回路）。
Claims (1)
- マイクロコンピュータシステムのメモリカラバスを介し
てＣＰＵに読込まれる命令コードのパリティ検定回路と
、このパリティ検定回路からパリティエラー検出出力を
受け、当該誤命令コードをＣＰＵにおいて誤命令をスキ
ップさせるＮＯＰ命令に強請的に変換する命令変換回路
とを備えてなる命令コードフェッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19988382U JPS59104247U (ja) | 1982-12-27 | 1982-12-27 | 命令コ−ドフエツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19988382U JPS59104247U (ja) | 1982-12-27 | 1982-12-27 | 命令コ−ドフエツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59104247U true JPS59104247U (ja) | 1984-07-13 |
Family
ID=30425408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19988382U Pending JPS59104247U (ja) | 1982-12-27 | 1982-12-27 | 命令コ−ドフエツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59104247U (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6335136U (ja) * | 1986-08-22 | 1988-03-07 |
-
1982
- 1982-12-27 JP JP19988382U patent/JPS59104247U/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6335136U (ja) * | 1986-08-22 | 1988-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5839647U (ja) | 割込み発生回路 | |
| JPS58170099U (ja) | メモリ装置 | |
| JPS6016400U (ja) | 先入れ先出しバツフアの誤動作検出回路 | |
| JPS59108942U (ja) | コンピユ−タシステムの自己診断装置 | |
| JPS59100337U (ja) | Ｄｍａ制御回路 | |
| JPS59142839U (ja) | プログラムの複写防止装置 | |
| JPS59138928U (ja) | プロセス出力回路 | |
| JPS60126850U (ja) | パリテイエラ−検出識別回路 | |
| JPS59134803U (ja) | シ−ケンス制御装置 | |
| JPS60144146U (ja) | プリント板の履歴情報読取り回路 | |
| JPS60180053U (ja) | インタ−フエイス装置 | |
| JPS5920351U (ja) | マイクロコンピユ−タにおける加算回路 | |
| JPS5992929U (ja) | Ｄｍａ装置のメモリ監視装置 | |
| JPS59147232U (ja) | 転送デ−タ誤り検出回路 | |
| JPS6071962U (ja) | 動作モ−ド設定装置 | |
| JPS60174957U (ja) | メモリ装置の機能確認回路 | |
| JPS60100848U (ja) | 電子計算機 | |
| JPS5933551U (ja) | デ−タ読取り装置 | |
| JPS5881654U (ja) | 演算処理装置 | |
| JPS58118599U (ja) | 記憶装置 | |
| JPS6034652U (ja) | 情報転送装置 | |
| JPS62117465A (ja) | メモリ制御方式 | |
| JPS6052536U (ja) | マイクロプロセッサの信号検出回路 | |
| JPS59165043U (ja) | 誤動作防止回路 | |
| JPS6044139U (ja) | マイクロコンピユ−タ |