JPS59104579A - レーダ・ビデオ信号の同時表示装置 - Google Patents
レーダ・ビデオ信号の同時表示装置Info
- Publication number
- JPS59104579A JPS59104579A JP58211186A JP21118683A JPS59104579A JP S59104579 A JPS59104579 A JP S59104579A JP 58211186 A JP58211186 A JP 58211186A JP 21118683 A JP21118683 A JP 21118683A JP S59104579 A JPS59104579 A JP S59104579A
- Authority
- JP
- Japan
- Prior art keywords
- radar
- circuit
- trigger
- video signals
- video signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
- G01S13/00—Systems using the reflection or reradiation of radio waves, e.g. radar systems; Analogous systems using reflection or reradiation of waves whose nature or wavelength is irrelevant or unspecified
- G01S13/87—Combinations of radar systems, e.g. primary radar and secondary radar
Landscapes
- Engineering & Computer Science (AREA)
- Radar, Positioning & Navigation (AREA)
- Remote Sensing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Radar Systems Or Details Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はレーダ・ビデオ伯り表示方式に保り一レータ
゛・トリガの同期の異なる２個のレーダの同時ビデオ表
示に関するものである。
゛・トリガの同期の異なる２個のレーダの同時ビデオ表
示に関するものである。
従来この４Ｍ匙の方式を実施する回路装置としては第１
図に示すものがあった。図において（旧３）はゲート回
路、（２）は制御回路でゲート回路（１）および（３）
のゲートを制御することにより出力を制御する。
図に示すものがあった。図において（旧３）はゲート回
路、（２）は制御回路でゲート回路（１）および（３）
のゲートを制御することにより出力を制御する。
（４）は表示回路で制御回路（２）カらのトリ力信号を
用いゲート回路（１）および（３）の出力を表示する・
ここでゲート回路（１）（３）は入力端子（ｂＪ （８
１へ人力したレーダ・ビデオ信号の表示回路（４）への
送出を制御する機能を備えている。
用いゲート回路（１）および（３）の出力を表示する・
ここでゲート回路（１）（３）は入力端子（ｂＪ （８
１へ人力したレーダ・ビデオ信号の表示回路（４）への
送出を制御する機能を備えている。
次にかかる回路の動作について説明する。
第１図の入力端子（６）に第２図（ａ）のレーダ・トリ
ガが人力し、第１図の入力端子（７）には第２１ＭＩ
（ｄ）のレーダ・トリガが入力する。入力端子（６）と
レーダビデオ信号の入力端子（５）とが対応し、入力端
子（７）と他方のレーダ°ビデオ（ｑ−Ｑの入力端子（
８）とが対応する。制御回路（２）は入力端子（７）
（１１）で４１’を成する２個の異なるレーダ°ビデオ
（７４号の表示のうち一方を優先する様な命令を作成す
る。
ガが人力し、第１図の入力端子（７）には第２１ＭＩ
（ｄ）のレーダ・トリガが入力する。入力端子（６）と
レーダビデオ信号の入力端子（５）とが対応し、入力端
子（７）と他方のレーダ°ビデオ（ｑ−Ｑの入力端子（
８）とが対応する。制御回路（２）は入力端子（７）
（１１）で４１’を成する２個の異なるレーダ°ビデオ
（７４号の表示のうち一方を優先する様な命令を作成す
る。
入力端子（３）には第２図（ｃ）の斜ｔＩ４で示した時
間レーダ・ビデオ信号が人力するが１この斜線で示した
時間のすべてのレーダ・ビデオ（Ｍ号が表示回路（４）
に入力する様に制御回路（２） ｉ、Ｊニゲ−］・回路
（３）に命令を与える。すなわち第２図（ｅ）に示す方
のレーダ・ビデオ信号が今優先表示される。ゲート回路
（３）は制御回路（２）からの命令により入力端子（８
］から人力するレーダ・ビデオ信号にゲートをかけ表示
回路に送る・入力端子（５」には第２図（ｂ）の斜線で
示した時間レーダ・ビデオ信号が人力するがこの斜線で
示した時間のレーダ・ビデオのうち下記の条件に相当す
る時間のレーダ°ビデオ信号が表示回路（４）に入力す
る様に制御回路（２）はゲート回路（１）に命令を与え
る。すなわちその条件は入力端子（６）に人力するレー
ダトリ力が入力端子（７）にメカするトリ力と一致した
トリ力から始まり、その俵最初に入力する入力端子（６
ンに人力するトリ力および入力端子（７）に入力するト
リガのうち早い方のトリ力で終る時間である。この時、
上記条件に相当する時間は第２図（ｃ）の斜線で示した
時間である。制御回路（２）は入力端子（５）に人力す
る第２図（ｂ）の斜線した時間のレータ゛・ビデオ信号
に苅して第２図（ｃｌの斜線で示した時間の間のレーダ
°ビデオ信号が表示回路（４）に人力する様にゲート回
路（１）に命令を与える。ゲート回路（１）は制御回路
（２）からの命令により入力端子（５）から入力するレ
ーダ・ビデオ信号にゲートをかけ表示回路（４〕に送る
。制御回路（２）は入力端子（７） （８１で構成する
レーダ・ビデオ信号の表示を優先する故に入力端子（７
）に入力するトリ力を表示回路（４）にトリガとして与
える０表示回路（４）は制御回路（２）から入力するト
リガを用い１ヶ−１・回路（１）（３）の出力を表示す
る。
間レーダ・ビデオ信号が人力するが１この斜線で示した
時間のすべてのレーダ・ビデオ（Ｍ号が表示回路（４）
に入力する様に制御回路（２） ｉ、Ｊニゲ−］・回路
（３）に命令を与える。すなわち第２図（ｅ）に示す方
のレーダ・ビデオ信号が今優先表示される。ゲート回路
（３）は制御回路（２）からの命令により入力端子（８
］から人力するレーダ・ビデオ信号にゲートをかけ表示
回路に送る・入力端子（５」には第２図（ｂ）の斜線で
示した時間レーダ・ビデオ信号が人力するがこの斜線で
示した時間のレーダ・ビデオのうち下記の条件に相当す
る時間のレーダ°ビデオ信号が表示回路（４）に入力す
る様に制御回路（２）はゲート回路（１）に命令を与え
る。すなわちその条件は入力端子（６）に人力するレー
ダトリ力が入力端子（７）にメカするトリ力と一致した
トリ力から始まり、その俵最初に入力する入力端子（６
ンに人力するトリ力および入力端子（７）に入力するト
リガのうち早い方のトリ力で終る時間である。この時、
上記条件に相当する時間は第２図（ｃ）の斜線で示した
時間である。制御回路（２）は入力端子（５）に人力す
る第２図（ｂ）の斜線した時間のレータ゛・ビデオ信号
に苅して第２図（ｃｌの斜線で示した時間の間のレーダ
°ビデオ信号が表示回路（４）に人力する様にゲート回
路（１）に命令を与える。ゲート回路（１）は制御回路
（２）からの命令により入力端子（５）から入力するレ
ーダ・ビデオ信号にゲートをかけ表示回路（４〕に送る
。制御回路（２）は入力端子（７） （８１で構成する
レーダ・ビデオ信号の表示を優先する故に入力端子（７
）に入力するトリ力を表示回路（４）にトリガとして与
える０表示回路（４）は制御回路（２）から入力するト
リガを用い１ヶ−１・回路（１）（３）の出力を表示す
る。
第１図および第２図では２：８で同期してし）る２個の
レーダの同時表示についで説明したが、ｎ：ｍで同期し
ている２イμｌのレーダでも前記条件のもとで優先しな
い方を優先する方のトリ力で表示すれば上記説明と同様
のことがいえる・第１図に示すような例えば従来のレー
ダ・トリガの周期の異なる２個のレーダ・ビデオ表示に
つい−Ｃ１優先しないレーダ・ビデオ信号の表示はレー
ダ・トリガが優先するレーダ・ビデオ信号のレーダ・ト
リガと一致した時のみ表示され、一致しない時は表示さ
れないという欠点があつｔコ。
レーダの同時表示についで説明したが、ｎ：ｍで同期し
ている２イμｌのレーダでも前記条件のもとで優先しな
い方を優先する方のトリ力で表示すれば上記説明と同様
のことがいえる・第１図に示すような例えば従来のレー
ダ・トリガの周期の異なる２個のレーダ・ビデオ表示に
つい−Ｃ１優先しないレーダ・ビデオ信号の表示はレー
ダ・トリガが優先するレーダ・ビデオ信号のレーダ・ト
リガと一致した時のみ表示され、一致しない時は表示さ
れないという欠点があつｔコ。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので優先されないレーダ・ビデオ信号を
記憶回路で記憶することにより優先されたレーダ・ビデ
オ信号のトリガと優先されないレーダ°ビデ第１ｕυの
レータ−・トリガが一致していない時の優先されないレ
ーダ・ビデオ信号を常時同時に表示できる表示方式を提
供することを目的としている。
めになされたもので優先されないレーダ・ビデオ信号を
記憶回路で記憶することにより優先されたレーダ・ビデ
オ信号のトリガと優先されないレーダ°ビデ第１ｕυの
レータ−・トリガが一致していない時の優先されないレ
ーダ・ビデオ信号を常時同時に表示できる表示方式を提
供することを目的としている。
以下この発明の一実施例を図について説明する。
第８図において０４１−（ｌｌｊ、＋３７１は記憶回路
でｎ ： ｍでＬ／−１’°ｌ−’Ｊガの周期が同期し
ている２個のレーダ・ビデオ信号のうち針先して表示し
ない方の１１またはＩｎの１μｍ数が４イ１＾１の例を
述べている。肥１．し、回路（１４１〜ＱＱ 、 （３
７＋はレーダ・ビデオ信号を記憶する。
でｎ ： ｍでＬ／−１’°ｌ−’Ｊガの周期が同期し
ている２個のレーダ・ビデオ信号のうち針先して表示し
ない方の１１またはＩｎの１μｍ数が４イ１＾１の例を
述べている。肥１．し、回路（１４１〜ＱＱ 、 （３
７＋はレーダ・ビデオ信号を記憶する。
６ηは制御回路で入力端子Ｏ！υ（２）から入力するレ
ーダ・トリガから表示回路−＼の表示用トリ力信号を作
成する。さらに制御回路＜３１）は記憶回路αａ−ａｔ
９＋Ｉｑカヘの記憶および読出し命令をｆ’Ｆ＝成する
。ｏ′７）は加算回路であり記憶回路０４１〜ＯＩｊ、
（３カの出力を加算するし）表示回路−・出力するー
（四は表示回路で制御回路りυからの表示用トリ力信号
ｒ用い加算回路αＤの出力および入力端子ａ呻からのレ
ーダ・ビデオ信号を表示する。
ーダ・トリガから表示回路−＼の表示用トリ力信号を作
成する。さらに制御回路＜３１）は記憶回路αａ−ａｔ
９＋Ｉｑカヘの記憶および読出し命令をｆ’Ｆ＝成する
。ｏ′７）は加算回路であり記憶回路０４１〜ＯＩｊ、
（３カの出力を加算するし）表示回路−・出力するー
（四は表示回路で制御回路りυからの表示用トリ力信号
ｒ用い加算回路αＤの出力および入力端子ａ呻からのレ
ーダ・ビデオ信号を表示する。
次にかかる本発明の一実施例について創作を説明する。
入力端子Ｑυに入力するレーダ・トリガのタイミングを
第４図（ａ）に、入力端子＠に人力するレーダ・トリ力
のタイミングを第４図（ｂ）に示す。
第４図（ａ）に、入力端子＠に人力するレーダ・トリ力
のタイミングを第４図（ｂ）に示す。
両レーダ・トリガは８：４の割合で同期している。
入力端子ｏ１には入力端子Ｑυに人力するレーク・トリ
力に対応するレーダ・ビデオ信号が人力する。
力に対応するレーダ・ビデオ信号が人力する。
入力端子（イ）には入力端子に）に人力するレーダ・ト
リガに対応するレーダ・ビデオ信号が人力する。
リガに対応するレーダ・ビデオ信号が人力する。
入力端子Ｃ１１！υに人力するレーダ・ビデオｆＵ号の
方を入力端干物（イ）１人力するレータ−・ビデオ１１
６号に優先して表示する。レーダ４ （ＩＡＩで同期し
ているレーダトリガの内容を第４図（ｂ）に示すように
に）＋３３１１３１１ 。
方を入力端干物（イ）１人力するレータ−・ビデオ１１
６号に優先して表示する。レーダ４ （ＩＡＩで同期し
ているレーダトリガの内容を第４図（ｂ）に示すように
に）＋３３１１３１１ 。
州と各トリガ毎に番号をつける。トリガタイミング６罎
に対応する記憶回路を記１．核回路０４１１トリ力タイ
ミング（３，１に対応する記憶回路を記憶回路θ岑、ト
リガタイミング（財）に対応する紀１ハ回路を記憶回路
Ｑｌか１ トリガタイミングの樽に対応する記憶回路を
記憶回路（３７）とする。制御回路リルによりトリガタ
イミング０４の間の優先しないレーダ・ビデオ信号をト
リガタイミング６りに記憶回路ａ＜へ亀 トリガタイミ
ングｔａａ＋の間の優先しないレーダ・ビデオ信号をト
リガタイミング關に記１．す、回路Ｏｒ１へ、トリガタ
イミング（財）の間の優先しないレーダ°ビデオ信号を
トリガタイミングａ１に記憶回路０りへ１更にトリガタ
イミング口〜の聞の後先しないレーダ・ビデオ信号をト
リガタイミング（ハ）に、記憶回路（３７ｊに各々記憶
させる。これにより優先しないレータ・ビデオ信号はす
べて記憶回路ｔＩ虫〜Ｑ＋シ、頃）が記憶することにな
る。優先するレーダ・トリガ（第４図（ａ））のタイミ
ングのうちで記憶回路Ｑ〜〜ａ呻の各々の記憶するタイ
ミング（脅〜Ｋｌとかさならないタイミングで記憶回路
Ｑ４１−（ＩＩ、の７）を各々読み出すと、優先しなイ
レーズ・ビデオ１４号はすべて出方される。第４図（ａ
）に示す８個で同期しているレーダ・トリガの内容を四
の悄３！Ｉ）と各トリガ４すに番号をつける。制御回路
いりにより記憶回路Ｑ４１の内容はタイミング０句で示
す優先するレーダ・トリガ間に、記憶回路ＯＱの内容は
タイミング−で示す優先するレーダ・トリガ間に１記憶
回路α０の内容はタイミングの〜で示す優先するレーダ
・トリガ間に１更に記１．吃凹トｆ５の７ｊの内容はタ
イミンク躯ωで示す優先するレーダ・トリガ間に各々読
み出される。こｉＬによりしＬ先しないレーダ・ビデオ
（ｉ−Ｑはすべて記（，１，１，回路から出力される。
に対応する記憶回路を記１．核回路０４１１トリ力タイ
ミング（３，１に対応する記憶回路を記憶回路θ岑、ト
リガタイミング（財）に対応する紀１ハ回路を記憶回路
Ｑｌか１ トリガタイミングの樽に対応する記憶回路を
記憶回路（３７）とする。制御回路リルによりトリガタ
イミング０４の間の優先しないレーダ・ビデオ信号をト
リガタイミング６りに記憶回路ａ＜へ亀 トリガタイミ
ングｔａａ＋の間の優先しないレーダ・ビデオ信号をト
リガタイミング關に記１．す、回路Ｏｒ１へ、トリガタ
イミング（財）の間の優先しないレーダ°ビデオ信号を
トリガタイミングａ１に記憶回路０りへ１更にトリガタ
イミング口〜の聞の後先しないレーダ・ビデオ信号をト
リガタイミング（ハ）に、記憶回路（３７ｊに各々記憶
させる。これにより優先しないレータ・ビデオ信号はす
べて記憶回路ｔＩ虫〜Ｑ＋シ、頃）が記憶することにな
る。優先するレーダ・トリガ（第４図（ａ））のタイミ
ングのうちで記憶回路Ｑ〜〜ａ呻の各々の記憶するタイ
ミング（脅〜Ｋｌとかさならないタイミングで記憶回路
Ｑ４１−（ＩＩ、の７）を各々読み出すと、優先しなイ
レーズ・ビデオ１４号はすべて出方される。第４図（ａ
）に示す８個で同期しているレーダ・トリガの内容を四
の悄３！Ｉ）と各トリガ４すに番号をつける。制御回路
いりにより記憶回路Ｑ４１の内容はタイミング０句で示
す優先するレーダ・トリガ間に、記憶回路ＯＱの内容は
タイミング−で示す優先するレーダ・トリガ間に１記憶
回路α０の内容はタイミングの〜で示す優先するレーダ
・トリガ間に１更に記１．吃凹トｆ５の７ｊの内容はタ
イミンク躯ωで示す優先するレーダ・トリガ間に各々読
み出される。こｉＬによりしＬ先しないレーダ・ビデオ
（ｉ−Ｑはすべて記（，１，１，回路から出力される。
ここで名々の記憶−４路はｅ’二先しないレーダ°ビデ
オ伯号を記憶している時以外の廿・Ｌ先するレーダのレ
ータ・トリガ間はすべて読・９・出すことができる・記
憶回路ａＺ〜Ｑす＋Ｈの出力は加１ｆ、回路で加算し表
示回路ＱＱに人力する。表示回路０〜は制御回路０υか
らの優先するレーク・トリガから１・「成する表示用ト
リ力を用い人力聰１子（＋１から人力する優先するレー
タ・ビデ１色りと加ｒ（１回！１ｊＩＪ力の出力を加算
して表示する。この様にするとｆ’を先しないレーダ・
ビデオはすべて後先するレーク・トリガで表示できる・
優先するレータ゛・ビデオ信号（トリガ数８）と優先し
ないレーダ（トリガ数４）で８＝４で同期するとき４個
の記１．ｋｉ、 １４．！、ｌ路をもち優先しないレー
ダ・１１１１８号のレータ・トリ力と優先するレーダ・
ビデオ信号のレーダ・トリガのタイミング図を画き、優
先しないレーダ・ビデオ信号のレーク・トリガの４個の
トリガの各トリガ毎に各々別々の記憶回路に記憶させる
。そして優先するレーダ・ビデオ信号のレーダ・トリガ
のうち各々の記憶回路の各々の記憶回路に記憶させる時
間の存在しないレーダ・トリガで任意に読み出し、優先
するレーダ・ビデオ信号のトリガで優先するレーダ・ビ
デオ信号と記憶回路の出力を加算表示すれば前記の場合
と同様に優先しないレーダ・ビデオ信号のレーダ・トリ
力のうち後先するレーダ・ビデオ信号のレーダ・トリガ
と一致しないレーダ°トリガのレーダ・ビデ第１ｉ号も
表示することができる。
オ伯号を記憶している時以外の廿・Ｌ先するレーダのレ
ータ・トリガ間はすべて読・９・出すことができる・記
憶回路ａＺ〜Ｑす＋Ｈの出力は加１ｆ、回路で加算し表
示回路ＱＱに人力する。表示回路０〜は制御回路０υか
らの優先するレーク・トリガから１・「成する表示用ト
リ力を用い人力聰１子（＋１から人力する優先するレー
タ・ビデ１色りと加ｒ（１回！１ｊＩＪ力の出力を加算
して表示する。この様にするとｆ’を先しないレーダ・
ビデオはすべて後先するレーク・トリガで表示できる・
優先するレータ゛・ビデオ信号（トリガ数８）と優先し
ないレーダ（トリガ数４）で８＝４で同期するとき４個
の記１．ｋｉ、 １４．！、ｌ路をもち優先しないレー
ダ・１１１１８号のレータ・トリ力と優先するレーダ・
ビデオ信号のレーダ・トリガのタイミング図を画き、優
先しないレーダ・ビデオ信号のレーク・トリガの４個の
トリガの各トリガ毎に各々別々の記憶回路に記憶させる
。そして優先するレーダ・ビデオ信号のレーダ・トリガ
のうち各々の記憶回路の各々の記憶回路に記憶させる時
間の存在しないレーダ・トリガで任意に読み出し、優先
するレーダ・ビデオ信号のトリガで優先するレーダ・ビ
デオ信号と記憶回路の出力を加算表示すれば前記の場合
と同様に優先しないレーダ・ビデオ信号のレーダ・トリ
力のうち後先するレーダ・ビデオ信号のレーダ・トリガ
と一致しないレーダ°トリガのレーダ・ビデ第１ｉ号も
表示することができる。
なお１上記実施例では記憶回路の出力は加算回路０υで
加算して表示しているが、加算回路（ｉｌｌのがわりに
最大値をとる回路を同一場所に入れても同一効果を得ら
れるし、また加算回路Ｏυのがわりに加算および最大値
をとる回路の組合せ回路を同一場所に入れても同一効果
が得られる。更に１紀の実施例は８：４で同期した２つ
のレーダ・トリガに関して説明したが、この発明は、レ
ーダ°トリガの比はこれに限らず一般にｍ：ｎで同期し
ているものにも適用することができる。但し優先するレ
ーダ・ビデオ信号のトリガ数は８以上で同期する。又、
２個の異なるレーダ・ビデオ信号の同時表示について述
べたが２個以上の場合にもこの発明を当然適用すること
ができる。
加算して表示しているが、加算回路（ｉｌｌのがわりに
最大値をとる回路を同一場所に入れても同一効果を得ら
れるし、また加算回路Ｏυのがわりに加算および最大値
をとる回路の組合せ回路を同一場所に入れても同一効果
が得られる。更に１紀の実施例は８：４で同期した２つ
のレーダ・トリガに関して説明したが、この発明は、レ
ーダ°トリガの比はこれに限らず一般にｍ：ｎで同期し
ているものにも適用することができる。但し優先するレ
ーダ・ビデオ信号のトリガ数は８以上で同期する。又、
２個の異なるレーダ・ビデオ信号の同時表示について述
べたが２個以上の場合にもこの発明を当然適用すること
ができる。
以上の様にこの発明によれはレーダ・トリガには優先、
非優先があるがレーダ・ビデオはすべて表示可能という
効果を実現することができる。
非優先があるがレーダ・ビデオはすべて表示可能という
効果を実現することができる。
第１図は従来のレータ−・ビデオ信号の同時表示方式を
説明するブロック図、第２図は第２図の同時表示方式を
説明するタイミング図、第８図はこの発明の−実施例を
示すブロック図、第４図は第８図を説明するためのタイ
ミング図である。 図中、０４０Ｑ０６ 、 ＠７１は記憶回路％αηは加
算回路、０１Ｇは表示回路１６〃は制御回路である。 なお、図中同一符号は同−又は相当部分を示す。 第１図 第２図 （ｅ） ・ ゛／
第３図
説明するブロック図、第２図は第２図の同時表示方式を
説明するタイミング図、第８図はこの発明の−実施例を
示すブロック図、第４図は第８図を説明するためのタイ
ミング図である。 図中、０４０Ｑ０６ 、 ＠７１は記憶回路％αηは加
算回路、０１Ｇは表示回路１６〃は制御回路である。 なお、図中同一符号は同−又は相当部分を示す。 第１図 第２図 （ｅ） ・ ゛／
第３図
Claims (1)
- 少なくとも２個のレーダ・ビデオ信号を互いに同期した
レーダ°トリガ数Ｉｎ 、 １１により表示するレータ
゛・ビデオ信号の同時表示方式において、シ・−ター°
トリカが数ｍ ｉＣ対応するレーダ・ビデオ１１号を該
レータ・トリヵ数１ｎのクー（ミンクで並列に記憶する
ｍ個の記憶回路と、この記憶回路力・らレータートリカ
数ｎに同辺ｊしてレータ′・ビデオ信号・を順次読み出
す制御回路と１この制御回路の両し−ダ′ビデオｆａ号
を向特に表示する表示回路とを備えたレーダ・ビデオ信
号の同時表示方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211186A JPS59104579A (ja) | 1983-11-08 | 1983-11-08 | レーダ・ビデオ信号の同時表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211186A JPS59104579A (ja) | 1983-11-08 | 1983-11-08 | レーダ・ビデオ信号の同時表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59104579A true JPS59104579A (ja) | 1984-06-16 |
| JPS64668B2 JPS64668B2 (ja) | 1989-01-09 |
Family
ID=16601828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58211186A Granted JPS59104579A (ja) | 1983-11-08 | 1983-11-08 | レーダ・ビデオ信号の同時表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59104579A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61235777A (ja) * | 1985-04-11 | 1986-10-21 | Shipbuild Res Assoc Japan | レ−ダ合成表示装置 |
| JPS62201384A (ja) * | 1986-02-28 | 1987-09-05 | Tokyo Keiki Co Ltd | 船舶用レ−ダ装置 |
-
1983
- 1983-11-08 JP JP58211186A patent/JPS59104579A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61235777A (ja) * | 1985-04-11 | 1986-10-21 | Shipbuild Res Assoc Japan | レ−ダ合成表示装置 |
| JPS62201384A (ja) * | 1986-02-28 | 1987-09-05 | Tokyo Keiki Co Ltd | 船舶用レ−ダ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS64668B2 (ja) | 1989-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4907086A (en) | Method and apparatus for overlaying a displayable image with a second image | |
| US5099331A (en) | Apparatus for overlaying a displayed image with a second image | |
| JPH0576650B2 (ja) | ||
| JPS61249086A (ja) | 隣接表示区域の画像表示装置 | |
| EP0910014A2 (en) | Program loading method and apparatus | |
| US4053947A (en) | Method and apparatus for executing sequential data processing instructions in function units of a computer | |
| US4884196A (en) | System for providing data for an external circuit and related method | |
| US20020099880A1 (en) | Direct memory accessing | |
| JPH03182927A (ja) | マイクロコンピュータ | |
| JP4497445B2 (ja) | 単一のプロセッサを使用してのオーバーラップするグラフィックス・データの収集および伝送のための方法、システムおよびコンピュータ・プログラム製品 | |
| JPH0242489A (ja) | 画像表示装置 | |
| JP2527814B2 (ja) | 命令処理システム | |
| SU1193722A1 (ru) | Устройство дл отображени информации | |
| JPS6243888A (ja) | デユアルポ−トメモリ | |
| JPS64668B2 (ja) | ||
| JPS62284442A (ja) | 記憶装置 | |
| SU928355A1 (ru) | Микропрограммное устройство управлени | |
| JPS5979361A (ja) | 命令制御装置の制御方式 | |
| JPS6180292A (ja) | 表示装置の制御方式 | |
| JPS619728A (ja) | マイクロプログラム制御装置 | |
| JPS60172878A (ja) | 表示文書切替方式 | |
| JPS59119387A (ja) | デイスプレイ表示制御方式 | |
| JPS6238942A (ja) | マイクロプログラム制御装置 | |
| JPS60215281A (ja) | ベクトルデータ処理装置 | |
| JPS5960478A (ja) | ビデオ用記憶装置書き換え方式 |