JPS6238942A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
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- JPS6238942A JPS6238942A JP17890685A JP17890685A JPS6238942A JP S6238942 A JPS6238942 A JP S6238942A JP 17890685 A JP17890685 A JP 17890685A JP 17890685 A JP17890685 A JP 17890685A JP S6238942 A JPS6238942 A JP S6238942A
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- 230000015654 memory Effects 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 4
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 2
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 2
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 2
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置におけるマイクロプログラム制
御装置に関し、特にマイクロプログラムを記憶する制御
記憶の数量の削減に関する。
御装置に関し、特にマイクロプログラムを記憶する制御
記憶の数量の削減に関する。
従来、この種のマイクロプログラム制御装置は、複数の
演算装置を制御する場合には同数の制御記憶を用いて演
算装置を制御するようにしている。
演算装置を制御する場合には同数の制御記憶を用いて演
算装置を制御するようにしている。
例えば、第３図に示すように、２個の演算装置２４゜３
４を制御する場合には、演算装置２４．３４に対応する
ようにアドレスレジスタ２０．３０．制御記憶２１．（
３１および読出しレジスタ２２．３２をそれぞれ設け、
クロックパルスＣＬＫによって同期をとりながら演算装
置２４．３４を制御している。
４を制御する場合には、演算装置２４．３４に対応する
ようにアドレスレジスタ２０．３０．制御記憶２１．（
３１および読出しレジスタ２２．３２をそれぞれ設け、
クロックパルスＣＬＫによって同期をとりながら演算装
置２４．３４を制御している。
アドレスレジスタ２０．３０は読出しレジスタ２２゜３
２の分岐アドレスフィールド２３．３３からアドレス情
報を供給されて保持するようになっており、そのアドレ
ス情報は制御記憶２１．３１にさらに供給される。読出
しレジスタ２２．３２は制御記憶２１．３１からアドレ
ス情報に対応するマイクロ命令を読み出して記憶し、こ
の読出しレジスタ２２．３２からマイクロ命令の演算制
御情報が演算装置２４．３４に供給されて、この演算制
御情報に基づいて演算装置２４゜３４が制御される。な
お、クロックパルスＣＬＫはアドレスレジスタ２０．３
０．読出しレジスタ２２．３２および演算装置２４．３
４にそれぞれ供給されている。
２の分岐アドレスフィールド２３．３３からアドレス情
報を供給されて保持するようになっており、そのアドレ
ス情報は制御記憶２１．３１にさらに供給される。読出
しレジスタ２２．３２は制御記憶２１．３１からアドレ
ス情報に対応するマイクロ命令を読み出して記憶し、こ
の読出しレジスタ２２．３２からマイクロ命令の演算制
御情報が演算装置２４．３４に供給されて、この演算制
御情報に基づいて演算装置２４゜３４が制御される。な
お、クロックパルスＣＬＫはアドレスレジスタ２０．３
０．読出しレジスタ２２．３２および演算装置２４．３
４にそれぞれ供給されている。
上述した従来のマイクロプログラム制御装置は、複数の
演算装置を制御するためには演算装置対応に設けた複数
の制御記憶を必要とするので、ハードウェア量が増加す
るという欠点がある。
演算装置を制御するためには演算装置対応に設けた複数
の制御記憶を必要とするので、ハードウェア量が増加す
るという欠点がある。
本発明の目的は、１個の制御記憶によって複数の演算装
置を制御できるマイクロプログラム制御装置を提供する
ことにある。
置を制御できるマイクロプログラム制御装置を提供する
ことにある。
本発明のマイクロプログラム制御装置は、複数のアドレ
ス格納手段と、これらアドレス格納手段から出力される
アドレス情報を択一的に選択する選択手段と、この選択
手段によって選択された前記アドレス情報が供給される
制御記憶手段と、この制御記憶手段から前記アドレス情
報に従ってマイクロ命令を読み出して格納する読出し格
納手段と、この読出し格納手段から前記マイクロ命令の
演算制御情報を受けて格納する複数の制御情報格納手段
と、これら制御情報格納手段に格納された前記演算制御
情報に従って制御される複数の演算手段とを有する。
ス格納手段と、これらアドレス格納手段から出力される
アドレス情報を択一的に選択する選択手段と、この選択
手段によって選択された前記アドレス情報が供給される
制御記憶手段と、この制御記憶手段から前記アドレス情
報に従ってマイクロ命令を読み出して格納する読出し格
納手段と、この読出し格納手段から前記マイクロ命令の
演算制御情報を受けて格納する複数の制御情報格納手段
と、これら制御情報格納手段に格納された前記演算制御
情報に従って制御される複数の演算手段とを有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。ア
ドレスレジスタ１およびアドレスレジスタ２は、その出
力が選択回路３の入力に接続され、選択回路３の出力は
制御記憶４に接続されている。
ドレスレジスタ１およびアドレスレジスタ２は、その出
力が選択回路３の入力に接続され、選択回路３の出力は
制御記憶４に接続されている。
読出しレジスタ５は、制御記憶４から読み出されたマイ
クロ命令が格納されるようになっており、アドレス制御
フィールド６、演算制御フィールド７および分岐アドレ
スフィールド８から構成されている。アドレス制御フィ
ールド６の正の出力はアドレスレジスタ２の制御端子に
接続され、アドレス制御フィールド６の負の出力はアド
レスレジスタ１の制御端子および選択回路３の制御端子
に接続されている。演算制御フィールド７の出力は、レ
ジスタ９およびレジスタ１０に接続され、レジスタ９お
よびレジスタ１０の出力はそれぞれ演算装置１１および
演算装置１２に接続されている。分岐アドレスフィール
ド８の出力は、アドレスレジスタ１およびアドレスレジ
スタ２の入力に接続されている。
クロ命令が格納されるようになっており、アドレス制御
フィールド６、演算制御フィールド７および分岐アドレ
スフィールド８から構成されている。アドレス制御フィ
ールド６の正の出力はアドレスレジスタ２の制御端子に
接続され、アドレス制御フィールド６の負の出力はアド
レスレジスタ１の制御端子および選択回路３の制御端子
に接続されている。演算制御フィールド７の出力は、レ
ジスタ９およびレジスタ１０に接続され、レジスタ９お
よびレジスタ１０の出力はそれぞれ演算装置１１および
演算装置１２に接続されている。分岐アドレスフィール
ド８の出力は、アドレスレジスタ１およびアドレスレジ
スタ２の入力に接続されている。
クロックパルスＣＬＫＩは読出しレジスタ５のクロック
端子に供給され、クロックパルスＣＬＫ２ばアドレスレ
ジスタ１．レジスタ９および演算装置１１に供給され、
クロックパルスＣＬＫ３はアドレスレジスタ２．レジス
タ１０および演算装置１２に供給されるようになってい
る。
端子に供給され、クロックパルスＣＬＫ２ばアドレスレ
ジスタ１．レジスタ９および演算装置１１に供給され、
クロックパルスＣＬＫ３はアドレスレジスタ２．レジス
タ１０および演算装置１２に供給されるようになってい
る。
次に、このように構成された本実施例のマイクロプログ
ラム制御装置の動作について、第２図のタイムチャート
を用いて説明する。
ラム制御装置の動作について、第２図のタイムチャート
を用いて説明する。
まず、アドレスレジスタ１に格納されたアドレスＡ（０
）の内容で制御記憶４のＡ（０）番地に格納されている
マイクロ命令が読み出され、読出しレジスタ５に格納さ
れる。読み出されたマイクロ命令の分岐アドレスフィー
ルド８には次に実行すべきマイクロ命令のアドレスＡ（
１）があり、かつアドレス制御フィールド６が論理“０
”になっているため、次に実行すべきアドレスＡ（１）
はアドレスレジスタ１にセントされる。これと同時に、
アドレス制御フィールド６の負の出力は論理“１”にな
っているため、選択回路３はアドレスレジスタ２を選択
しアドレスレジスタ２に格納されたアドレスＢ（０）の
内容で制御記憶４のＢ （０）番地のマイクロ命令が読
み出され読出しレジスタ５に格納される。
）の内容で制御記憶４のＡ（０）番地に格納されている
マイクロ命令が読み出され、読出しレジスタ５に格納さ
れる。読み出されたマイクロ命令の分岐アドレスフィー
ルド８には次に実行すべきマイクロ命令のアドレスＡ（
１）があり、かつアドレス制御フィールド６が論理“０
”になっているため、次に実行すべきアドレスＡ（１）
はアドレスレジスタ１にセントされる。これと同時に、
アドレス制御フィールド６の負の出力は論理“１”にな
っているため、選択回路３はアドレスレジスタ２を選択
しアドレスレジスタ２に格納されたアドレスＢ（０）の
内容で制御記憶４のＢ （０）番地のマイクロ命令が読
み出され読出しレジスタ５に格納される。
読み出されたマイクロ命令の分岐アドレスフィールド８
には次に実行すべきマイクロ命令のアドレスＢ（１）が
あり、かつアドレス制御フィールド６が論理″１″とな
っているため、次に実行すべきアドレスＢ（１）はアド
レスレジスタ２に格納される。同時に、アドレス制御フ
ィールド６の負の出力は論理″″０″になっているため
、選択回路３はアドレスレジスタ１を選択し、アドレス
レジスタ１に格納されたアドレスＡ（１）の内容で制御
記憶４のＡ（１）番地に格納されたマイクロ命令Ａ（１
）が読み出され、読出しレジスタ５に格納される。
には次に実行すべきマイクロ命令のアドレスＢ（１）が
あり、かつアドレス制御フィールド６が論理″１″とな
っているため、次に実行すべきアドレスＢ（１）はアド
レスレジスタ２に格納される。同時に、アドレス制御フ
ィールド６の負の出力は論理″″０″になっているため
、選択回路３はアドレスレジスタ１を選択し、アドレス
レジスタ１に格納されたアドレスＡ（１）の内容で制御
記憶４のＡ（１）番地に格納されたマイクロ命令Ａ（１
）が読み出され、読出しレジスタ５に格納される。
このように、アドレスレジスタ１とアドレスレジスタ２
を交互に使用することにより、２つの演算装置１１．１
２の制御を連続して行うことができる。
を交互に使用することにより、２つの演算装置１１．１
２の制御を連続して行うことができる。
なお、上記実施例においては２個の演算装置を１個の制
御記憶によって制御する場合について説明したが、３個
以上の演算装置を１個の制御記憶によって制御すること
も可能であることはいうまでもない。
御記憶によって制御する場合について説明したが、３個
以上の演算装置を１個の制御記憶によって制御すること
も可能であることはいうまでもない。
以上説明したように本発明は、１個の制御記憶で複数の
演算装置を複数相のクロックを用いて動作させることに
より、制御記憶のハードウェア量を削減できるという効
果がある。
演算装置を複数相のクロックを用いて動作させることに
より、制御記憶のハードウェア量を削減できるという効
果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図に示したマイクロプログラム制御装置の動作を示すタ
イムチャート、 第３図は従来のマイクロプログラム制御装置のブロック
図である。 図において、 １．２・・・アドレスレジスタ、 ３・・・・・選択回路、 ４・・・・・制御記憶、 ５・・・・・読出しレジスタ、 ６・・・・・アドレス制御フィールド、７・・・・・演
算制御フィールド、 ８・・・・・分岐アドレスフィールド、９．１０・・・
レジスタ、 ＣＬＫＩ、ＣＬＫ２．ＣＬＫ３ ・・・・・クロックパルスである。
図に示したマイクロプログラム制御装置の動作を示すタ
イムチャート、 第３図は従来のマイクロプログラム制御装置のブロック
図である。 図において、 １．２・・・アドレスレジスタ、 ３・・・・・選択回路、 ４・・・・・制御記憶、 ５・・・・・読出しレジスタ、 ６・・・・・アドレス制御フィールド、７・・・・・演
算制御フィールド、 ８・・・・・分岐アドレスフィールド、９．１０・・・
レジスタ、 ＣＬＫＩ、ＣＬＫ２．ＣＬＫ３ ・・・・・クロックパルスである。
Claims (1)
- 【特許請求の範囲】 複数のアドレス格納手段と、 これらアドレス格納手段から出力されるアドレス情報を
択一的に選択する選択手段と、 この選択手段によって選択された前記アドレス情報が供
給される制御記憶手段と、 この制御記憶手段から前記アドレス情報に従ってマイク
ロ命令を読み出して格納する読出し格納手段と、 この読出し格納手段から前記マイクロ命令の演算制御情
報を受けて格納する複数の制御情報格納手段と、 これら制御情報格納手段に格納された前記演算制御情報
に従って制御される複数の演算手段と、を有すること特
徴とするマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17890685A JPS6238942A (ja) | 1985-08-13 | 1985-08-13 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17890685A JPS6238942A (ja) | 1985-08-13 | 1985-08-13 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6238942A true JPS6238942A (ja) | 1987-02-19 |
Family
ID=16056748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17890685A Pending JPS6238942A (ja) | 1985-08-13 | 1985-08-13 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6238942A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05224929A (ja) * | 1991-11-26 | 1993-09-03 | Internatl Business Mach Corp <Ibm> | コンピユータ、パイプライン処理方法及び命令処理方法 |
-
1985
- 1985-08-13 JP JP17890685A patent/JPS6238942A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05224929A (ja) * | 1991-11-26 | 1993-09-03 | Internatl Business Mach Corp <Ibm> | コンピユータ、パイプライン処理方法及び命令処理方法 |
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