JPH03182927A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH03182927A JPH03182927A JP89321789A JP32178989A JPH03182927A JP H03182927 A JPH03182927 A JP H03182927A JP 89321789 A JP89321789 A JP 89321789A JP 32178989 A JP32178989 A JP 32178989A JP H03182927 A JPH03182927 A JP H03182927A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用骨９予コ
本発明は、アナログ信号のＡ−Ｄ変換を行う機能を有す
るマイクロコンピュータに関するものである。
るマイクロコンピュータに関するものである。
［従来の技術］
従来のＡ−Ｄ変換器内蔵マイクロコンピュータは、一般
に気温などの時間的変化が比較的少ないアナログ信号を
外部（測定される側に設けられた外部回路）から入力し
てディジタル信号に変換し、所定の処理を行うものであ
り、第１７図はこのような従来のＡ−Ｄ変換器内蔵マイ
クロコンピュータの一例を示すブロック図である。図に
おいて、１８〜１ｄはマイクロコンピュータ１８外部（
以下単に外部という）よりマイクロコンピュータ１８内
部（以下単に内部という）へ取り込まれる複数のアナロ
グ入力信号、２８〜２ｄはアナログ入力信号１ａ〜１ｄ
を内部へ取り込むた（２） めのアナログ信号入力端子、３は複数のアナログ信号入
力端７−２ａ〜２ｄから一つを選択し、選択されたアナ
ログ入力信号１８〜１ｄを出力するセレクタ（選択手段
）、４はセレクタ３の出力、５はセレクタ３の出力４を
アナログからディジタルに変換して出力するＡ−Ｄ変換
器、６は外部から入力されるＡ−Ｄ変換用の基準電圧、
７は基準電圧６を内部へ取り込むための基準電圧入力端
子、８はＡ−Ｄ変換器５から出力されるＡ−Ｄ変換値（
分解能に相当するピッ１〜数のディジタル値）、９ａ〜
９ｄはＡ−Ｄ変換値８を選択されたアナログ信号入力端
子２８〜２ｄに対応して保持するＡ−Ｄ変換値レジスタ
（格納手段）、１０はＡ−Ｄ変換値レジスタ９８〜９ｄ
と後述のＣＰＵ１２との間の情報伝達を行う内部バス、
ｌｌａ〜ｌｉｄは後述の制御回路１３ｄからＡ−Ｄ変換
値レジスタ９８〜９ｄに対して出力される変換結果ラッ
チ信珍、１２は中央処理袋Ｍ（以下ＣＰＵという）、１
３ｄはセレクタ３．Ａ−Ｄ変換器５及びＡ−Ｄ変換値レ
ジスタ９８〜９ｄを制御する制（３） 御回路、１４は制御回路１３ｄからセレクタ３しこ対し
て出力される選択情報（この場合２ビｙ ｈの符号化さ
れたディジタル値）、１５は制御回路１３ｄからＡ−Ｄ
変換器５に対して出力されるＡ−Ｄ変換開始イｉ号、１
９はＡ−Ｄ変換器５から制御回路１３ｄに対して出力さ
れるＡ−Ｄ変換終了信号である。
に気温などの時間的変化が比較的少ないアナログ信号を
外部（測定される側に設けられた外部回路）から入力し
てディジタル信号に変換し、所定の処理を行うものであ
り、第１７図はこのような従来のＡ−Ｄ変換器内蔵マイ
クロコンピュータの一例を示すブロック図である。図に
おいて、１８〜１ｄはマイクロコンピュータ１８外部（
以下単に外部という）よりマイクロコンピュータ１８内
部（以下単に内部という）へ取り込まれる複数のアナロ
グ入力信号、２８〜２ｄはアナログ入力信号１ａ〜１ｄ
を内部へ取り込むた（２） めのアナログ信号入力端子、３は複数のアナログ信号入
力端７−２ａ〜２ｄから一つを選択し、選択されたアナ
ログ入力信号１８〜１ｄを出力するセレクタ（選択手段
）、４はセレクタ３の出力、５はセレクタ３の出力４を
アナログからディジタルに変換して出力するＡ−Ｄ変換
器、６は外部から入力されるＡ−Ｄ変換用の基準電圧、
７は基準電圧６を内部へ取り込むための基準電圧入力端
子、８はＡ−Ｄ変換器５から出力されるＡ−Ｄ変換値（
分解能に相当するピッ１〜数のディジタル値）、９ａ〜
９ｄはＡ−Ｄ変換値８を選択されたアナログ信号入力端
子２８〜２ｄに対応して保持するＡ−Ｄ変換値レジスタ
（格納手段）、１０はＡ−Ｄ変換値レジスタ９８〜９ｄ
と後述のＣＰＵ１２との間の情報伝達を行う内部バス、
ｌｌａ〜ｌｉｄは後述の制御回路１３ｄからＡ−Ｄ変換
値レジスタ９８〜９ｄに対して出力される変換結果ラッ
チ信珍、１２は中央処理袋Ｍ（以下ＣＰＵという）、１
３ｄはセレクタ３．Ａ−Ｄ変換器５及びＡ−Ｄ変換値レ
ジスタ９８〜９ｄを制御する制（３） 御回路、１４は制御回路１３ｄからセレクタ３しこ対し
て出力される選択情報（この場合２ビｙ ｈの符号化さ
れたディジタル値）、１５は制御回路１３ｄからＡ−Ｄ
変換器５に対して出力されるＡ−Ｄ変換開始イｉ号、１
９はＡ−Ｄ変換器５から制御回路１３ｄに対して出力さ
れるＡ−Ｄ変換終了信号である。
次に動作について説明する。
第１７図において、セレクタ３は、アナログ信号入力端
子２８〜２ｄに入力された複数のアナログ入力信号１８
〜１ｄの内−つを制御回路１３ｄ内で決定された選択情
報１４を参照して選択し、Ａ−Ｄ変換器５に対し出力す
る。Ａ−Ｄ変換器５は、同じく制御回路１３ｄ内で決定
されたＡ−Ｄ変換開始信号１５を受けて、基準電圧入力
端子７から入力された基ベロ電圧６を参照してセレクタ
３の出力４のＡ−Ｄ変換を行い、変換終了と同時にＡ−
Ｄ変換終了信号１９を制御回路１３ｄへ出力するととも
に、Ａ−Ｄ変換値８をＡ−Ｄ変換値レジスタ９８〜９ｄ
へ出力する。Ａ−Ｄ変換値レジ（４） スタ９８〜９ｄは、選択されたアナログ信号入力端子２
８〜２ｄに対応して制御回路１３ｄより出力される変換
結果ラッチ信号１１ａ〜１．１ ｄを受けてＡ−Ｄ変換
値８を保持する。ＣＰＵ１２は内部バス１０を介してＡ
−Ｄ変換値レジスタ９８〜９ｄの内の一つに対して読出
し命令を出し、レジスタ９８〜９ｄはこれを受けてＣＰ
Ｕ 、１．２に対しレジスタの内容を返す。すなわち
、制御回路１３ｄは、セレクタ３に対し内部で決定され
た選択情報１４を出力し、Ａ−Ｄ変換器５に対し同じく
内部で決定されたＡ−Ｄ変換開始信号１５を出力し、Ａ
−Ｄ変換器５からの変換終了信号１９を受けて選択情報
１４に対応したＡ−Ｄ変換値レジスタ９ａ〜９ｄの内の
一つに対しＡ−Ｄ変換値８を保持するよう変換結果ラッ
チ信号１１ａ〜１、１ ｄを出力する。
子２８〜２ｄに入力された複数のアナログ入力信号１８
〜１ｄの内−つを制御回路１３ｄ内で決定された選択情
報１４を参照して選択し、Ａ−Ｄ変換器５に対し出力す
る。Ａ−Ｄ変換器５は、同じく制御回路１３ｄ内で決定
されたＡ−Ｄ変換開始信号１５を受けて、基準電圧入力
端子７から入力された基ベロ電圧６を参照してセレクタ
３の出力４のＡ−Ｄ変換を行い、変換終了と同時にＡ−
Ｄ変換終了信号１９を制御回路１３ｄへ出力するととも
に、Ａ−Ｄ変換値８をＡ−Ｄ変換値レジスタ９８〜９ｄ
へ出力する。Ａ−Ｄ変換値レジ（４） スタ９８〜９ｄは、選択されたアナログ信号入力端子２
８〜２ｄに対応して制御回路１３ｄより出力される変換
結果ラッチ信号１１ａ〜１．１ ｄを受けてＡ−Ｄ変換
値８を保持する。ＣＰＵ１２は内部バス１０を介してＡ
−Ｄ変換値レジスタ９８〜９ｄの内の一つに対して読出
し命令を出し、レジスタ９８〜９ｄはこれを受けてＣＰ
Ｕ 、１．２に対しレジスタの内容を返す。すなわち
、制御回路１３ｄは、セレクタ３に対し内部で決定され
た選択情報１４を出力し、Ａ−Ｄ変換器５に対し同じく
内部で決定されたＡ−Ｄ変換開始信号１５を出力し、Ａ
−Ｄ変換器５からの変換終了信号１９を受けて選択情報
１４に対応したＡ−Ｄ変換値レジスタ９ａ〜９ｄの内の
一つに対しＡ−Ｄ変換値８を保持するよう変換結果ラッ
チ信号１１ａ〜１、１ ｄを出力する。
第１８図、第１９図は上記第１７図に示した従来例の動
作例を示すタイミングチャートである。
作例を示すタイミングチャートである。
第１８図、第１９図において、第１７図と同−又は相当
部分には同一符号を付す。図において、（５） ８８〜８ｄはそれぞれＡ−Ｄ変換器５が変換開始信号１
５を受けたタイミングでアナログ入力信号１ａ〜１ｄを
Ａ−Ｄ変換したときのＡ−Ｄ変換値８（ディジタル値）
を示す。１４ａ〜１４．ｄはそれぞれセレクタ３がアナ
ログ信号入力端子２８〜２ｄの内−つを選択するときの
選択情報１４の値（ディジタル値）を示す。第１８図に
示すようにアナログ入力４ｉｉ号１ａ〜１ｄのＩＬ￥間
変化星が比較的小さい場合、変換前のアナログ入力信号
１８〜１ｄの持つ情報量をあまり損なうことなくＡ−Ｄ
変換を行うことができるが、第１９図に示すようにアナ
ログ入力化％ １８〜１ｄの時間変化量が大きい場合、
複数のアナログ入力化ｑ、 １８〜１ｄを斜線部で示さ
れるタイミングでＡ −Ｉ）変換したいとき、当該タイ
ミングとＡ−Ｄ変換開始信号１５が同期し、かつマイク
ロコンピュータ１８内部で決定される選択情報］４と選
択されるべきアナログ信号入力端子２ａ〜２ｄの内の一
つ（すなわちＡ−Ｄ変換対象となるアナログ人カイー壮
）が一致せねばならない。
部分には同一符号を付す。図において、（５） ８８〜８ｄはそれぞれＡ−Ｄ変換器５が変換開始信号１
５を受けたタイミングでアナログ入力信号１ａ〜１ｄを
Ａ−Ｄ変換したときのＡ−Ｄ変換値８（ディジタル値）
を示す。１４ａ〜１４．ｄはそれぞれセレクタ３がアナ
ログ信号入力端子２８〜２ｄの内−つを選択するときの
選択情報１４の値（ディジタル値）を示す。第１８図に
示すようにアナログ入力４ｉｉ号１ａ〜１ｄのＩＬ￥間
変化星が比較的小さい場合、変換前のアナログ入力信号
１８〜１ｄの持つ情報量をあまり損なうことなくＡ−Ｄ
変換を行うことができるが、第１９図に示すようにアナ
ログ入力化％ １８〜１ｄの時間変化量が大きい場合、
複数のアナログ入力化ｑ、 １８〜１ｄを斜線部で示さ
れるタイミングでＡ −Ｉ）変換したいとき、当該タイ
ミングとＡ−Ｄ変換開始信号１５が同期し、かつマイク
ロコンピュータ１８内部で決定される選択情報］４と選
択されるべきアナログ信号入力端子２ａ〜２ｄの内の一
つ（すなわちＡ−Ｄ変換対象となるアナログ人カイー壮
）が一致せねばならない。
（６）
［発明が解決しようとする課題］
従来のＡ−Ｄ変換器内蔵マイクロコンピュータは以上の
ように構成されているので、第１９図に示すように時間
変化量が比較的大きい複数のアナログ入力信号をＡ−Ｄ
変換する場合、内部で決定されたタイミング及び選択情
報でしかＡ−Ｄ変換できないため、情報量を損なうこと
のないフレキシブルなＡ−Ｄ変換を行うことができない
という問題点があった。
ように構成されているので、第１９図に示すように時間
変化量が比較的大きい複数のアナログ入力信号をＡ−Ｄ
変換する場合、内部で決定されたタイミング及び選択情
報でしかＡ−Ｄ変換できないため、情報量を損なうこと
のないフレキシブルなＡ−Ｄ変換を行うことができない
という問題点があった。
本発明は上記のような問題点を解決するためになされた
もので、時間変化量が比較的大きい複数のアナログ信号
に対してもフレキシブルにＡ−Ｄ変換を行うことができ
るマイクロコンピュータを得ることを目的とする。
もので、時間変化量が比較的大きい複数のアナログ信号
に対してもフレキシブルにＡ−Ｄ変換を行うことができ
るマイクロコンピュータを得ることを目的とする。
［課題を解決するための手段］
本発明に係るマイクロコンピュータは、複数のアナログ
信号入力端子の一つを指定する選択情報と指定されたア
ナログ信号入力端子に対しＡ−Ｄ変換を開始すべきタイ
ミングを指定するタイミング情報とを外部から入力する
入力手段と、外部か（７） ら入力された選択情報とタイミング情報とに基づき選択
手段への選択情報とＡ−Ｄ変換手段へのＡ−Ｄ換開始信
号を出力する制御手段とを備えたものである。
信号入力端子の一つを指定する選択情報と指定されたア
ナログ信号入力端子に対しＡ−Ｄ変換を開始すべきタイ
ミングを指定するタイミング情報とを外部から入力する
入力手段と、外部か（７） ら入力された選択情報とタイミング情報とに基づき選択
手段への選択情報とＡ−Ｄ変換手段へのＡ−Ｄ換開始信
号を出力する制御手段とを備えたものである。
［作用］
本発明においては、時間変化量が比較的大きい複数のア
ナログ信号がアナログ信号入力端子に入力された場合で
も、その選択情報とタイミング情報を入力手段を介して
外部より制御手段に入力することにより、イモ意のタイ
ミングで複数のアナログ信号の内−・つに対しＡ−Ｄ変
換を行うことができる。
ナログ信号がアナログ信号入力端子に入力された場合で
も、その選択情報とタイミング情報を入力手段を介して
外部より制御手段に入力することにより、イモ意のタイ
ミングで複数のアナログ信号の内−・つに対しＡ−Ｄ変
換を行うことができる。
［実施例］
以下、本発明の実施例を図に従って説明する。
本発明における第■の実施例のブロック図を第１図に示
す。なお、第１７図の従来例と同−又は相当部分には同
一符号を付して、その説明は省略する。
す。なお、第１７図の従来例と同−又は相当部分には同
一符号を付して、その説明は省略する。
図において、１６ａ〜ｉ ６ｄは外部より選択情報とタ
イミング情報を怪える外部トリガ信号。
イミング情報を怪える外部トリガ信号。
（８）
１７ａ〜１７ｄは上記外部トリガ信号１６ａ〜１６ｄを
内部へ入力する外部トリガ入力端子（入力手段）であり
、上記外部トリガ信号１６ａ〜１６ｄと外部トリガ入力
端子１７ａ〜１７ｄはそれぞれアナログ入力信号１ａ〜
１ｄとアナログ信号入力端子２８〜２ｄに対応しており
、外部トリガ信号１６ａ〜１６ｄは測定される側（アナ
ログ入力信号Ｌａ〜１ｄの発生源）の外部回路により微
分回路等を用いて生威し得るものである。
内部へ入力する外部トリガ入力端子（入力手段）であり
、上記外部トリガ信号１６ａ〜１６ｄと外部トリガ入力
端子１７ａ〜１７ｄはそれぞれアナログ入力信号１ａ〜
１ｄとアナログ信号入力端子２８〜２ｄに対応しており
、外部トリガ信号１６ａ〜１６ｄは測定される側（アナ
ログ入力信号Ｌａ〜１ｄの発生源）の外部回路により微
分回路等を用いて生威し得るものである。
１３ａは本実施例による制御回路（制御手段）であり、
上記外部トリガ入力端子１７ａ〜１７ｄが接続され、そ
れらから入力される外部１−リガ信号１６ａ〜１６ｄに
基づきセレクタ３への選択情報１４やＡ−Ｄ変換器５へ
のＡ−Ｄ変換開始信号１５等を出力するものである。
上記外部トリガ入力端子１７ａ〜１７ｄが接続され、そ
れらから入力される外部１−リガ信号１６ａ〜１６ｄに
基づきセレクタ３への選択情報１４やＡ−Ｄ変換器５へ
のＡ−Ｄ変換開始信号１５等を出力するものである。
次に動作について説明する。なお、セレクタ３、Ａ−Ｄ
変換器５．Ａ−Ｄ変換値レジスタ９ａ〜９ｄ及びＣＰＵ
１２は第１７図に示した従来例と同一の動作を行うため
、これらの説明は省略する。
変換器５．Ａ−Ｄ変換値レジスタ９ａ〜９ｄ及びＣＰＵ
１２は第１７図に示した従来例と同一の動作を行うため
、これらの説明は省略する。
（９）
制御回路ＩＬ３ａは、外部トリガ入力端子１７ａ〜１７
ｄを通して外部１〜リガ信号１６ａ〜１６ｄを受けると
、トリガ入力のあったタイミングで、１〜リガ入力のあ
った外部１−リガ入力端子１．７ ａ〜１７ｄに対応し
たアナログ信号入力端子２ａ〜２ｄを選択するようセレ
クタ３に対し選択情報１４を出力するとともに、Ａ−Ｄ
変換器５に対しセレクタ３の出力４のＡ−Ｄ変換を開始
させる変換開始信号１５を出力する。Ａ−Ｄ変換が終了
し、Ａ−Ｄ変換器５からの変換終了信号１９を受けると
、トリガ入力のあった外部トリガ入力端子１７ａ〜１７
ｄに対応した。すなわち選択情報１４に対応したＡ−Ｄ
変換値レジスタ９ａ〜９ｄにＡ−Ｄ変換器５からのＡ−
Ｄ変換値８を保持させるラッチ信号１１ａ〜ｌｉｄを出
力する。
ｄを通して外部１〜リガ信号１６ａ〜１６ｄを受けると
、トリガ入力のあったタイミングで、１〜リガ入力のあ
った外部１−リガ入力端子１．７ ａ〜１７ｄに対応し
たアナログ信号入力端子２ａ〜２ｄを選択するようセレ
クタ３に対し選択情報１４を出力するとともに、Ａ−Ｄ
変換器５に対しセレクタ３の出力４のＡ−Ｄ変換を開始
させる変換開始信号１５を出力する。Ａ−Ｄ変換が終了
し、Ａ−Ｄ変換器５からの変換終了信号１９を受けると
、トリガ入力のあった外部トリガ入力端子１７ａ〜１７
ｄに対応した。すなわち選択情報１４に対応したＡ−Ｄ
変換値レジスタ９ａ〜９ｄにＡ−Ｄ変換器５からのＡ−
Ｄ変換値８を保持させるラッチ信号１１ａ〜ｌｉｄを出
力する。
第２図は上記第１図に示した実施例の動作例を示すタイ
ミングチャートである。第２図において第１図及び第１
８図と同−又は相当部分には同一符号を付す。第２図に
示すように、複数のアナログ入力信号１ａ〜１ｄを斜線
部で示されるタイミ（１０） ングでＡ−Ｄ変換したい場合、当該タイミング。
ミングチャートである。第２図において第１図及び第１
８図と同−又は相当部分には同一符号を付す。第２図に
示すように、複数のアナログ入力信号１ａ〜１ｄを斜線
部で示されるタイミ（１０） ングでＡ−Ｄ変換したい場合、当該タイミング。
すなわち測定される側の外部回路により微分回路等を用
いて生成された外部トリガ＜ａ号１６ａ〜１６ｄを対応
する外部１〜リガ入力端子１７ａ〜１７ｄに与えれば良
い。
いて生成された外部トリガ＜ａ号１６ａ〜１６ｄを対応
する外部１〜リガ入力端子１７ａ〜１７ｄに与えれば良
い。
ところで、上記のような機能を有する制御回路１３ａは
、例えば第３図に示すような論理回路により実現でき、
その動作を表すタイミングチャートを第４図に示す。上
記第３図、第４図の信号名Ｔｏ−Ｔ３等には第１図の対
応する符号を付してその対応を示しており、ＰＨＡＩ、
ＲＥＳＥＴは第１図で省略したシステムクロック信号と
システムクロック信号を示している。但し、第３図論理
回路において、外部トリガ信号はＩ”０（１６ａ）＞Ｔ
ｌ （１６ｂ） ＞Ｔ２ （１６ｃ） ＞１’３ （１
６ｄ）の順で優先順位があり、また、Ａ−Ｄ変換中の外
部トリガ入力は無視される。
、例えば第３図に示すような論理回路により実現でき、
その動作を表すタイミングチャートを第４図に示す。上
記第３図、第４図の信号名Ｔｏ−Ｔ３等には第１図の対
応する符号を付してその対応を示しており、ＰＨＡＩ、
ＲＥＳＥＴは第１図で省略したシステムクロック信号と
システムクロック信号を示している。但し、第３図論理
回路において、外部トリガ信号はＩ”０（１６ａ）＞Ｔ
ｌ （１６ｂ） ＞Ｔ２ （１６ｃ） ＞１’３ （１
６ｄ）の順で優先順位があり、また、Ａ−Ｄ変換中の外
部トリガ入力は無視される。
以上のように、本実施例では、外部から選択情報とタイ
ミング情報を指定する入力手段を複数の外部トリガ入力
端子１７ａ〜１７ｄで構成すると（１１） ともに、外部１へリガ入力端子１７ａ〜１７ｄの一つに
トリガ信号を受けて、当該外部トリガ入力端子に対応す
るアナログ信号入力端子を選択するようにセレクタ３に
選択情報１４を出力するとともに、Ａ−Ｄ変換器５に変
換開始信号１５を出力し、Ａ−Ｄ変換器５からの変換終
了信号１９を受けて、トリガ入力のあった外部トリガ入
力端子１７ａ〜］−７ｄに対応するＡ−Ｄｉ換イ直レジ
スタ９０〜９ｄに対しＡ −Ｄ変換器５からのＡ−Ｄ変
換値８をラッチさせるラッチ信号１１ａ〜１．１ ｄを
出力する制御回路１３ａを備えたので、複数の外部トリ
ガ入力端子１７ａ〜１７ｄの内任意の一つに対し、任意
のタイミングでトリガ入力を行うことができる外部回路
を付加することにより１時間変化量が比較的大きい複数
のアナログ信珍がアナログ信号入力端子２８〜２ｄに入
力された場合でも、任意のタイミングで、複数のアナロ
グ信号の内任意の一つに対しＡ−Ｄ変換を行うことがで
きる。
ミング情報を指定する入力手段を複数の外部トリガ入力
端子１７ａ〜１７ｄで構成すると（１１） ともに、外部１へリガ入力端子１７ａ〜１７ｄの一つに
トリガ信号を受けて、当該外部トリガ入力端子に対応す
るアナログ信号入力端子を選択するようにセレクタ３に
選択情報１４を出力するとともに、Ａ−Ｄ変換器５に変
換開始信号１５を出力し、Ａ−Ｄ変換器５からの変換終
了信号１９を受けて、トリガ入力のあった外部トリガ入
力端子１７ａ〜］−７ｄに対応するＡ−Ｄｉ換イ直レジ
スタ９０〜９ｄに対しＡ −Ｄ変換器５からのＡ−Ｄ変
換値８をラッチさせるラッチ信号１１ａ〜１．１ ｄを
出力する制御回路１３ａを備えたので、複数の外部トリ
ガ入力端子１７ａ〜１７ｄの内任意の一つに対し、任意
のタイミングでトリガ入力を行うことができる外部回路
を付加することにより１時間変化量が比較的大きい複数
のアナログ信珍がアナログ信号入力端子２８〜２ｄに入
力された場合でも、任意のタイミングで、複数のアナロ
グ信号の内任意の一つに対しＡ−Ｄ変換を行うことがで
きる。
本発明における第２の実施例のブロック図を第（１２）
５図に示す。なお、第１図の実施例と同−又は相当部分
には同一符号を付して、その説明は省略する。
には同一符号を付して、その説明は省略する。
図において、９ｅはＡ−Ｄ変換器５からのＡ−り変換値
８を受けるＡ−Ｄ変換値レジスタ、９ｆは制御回路１３
ｂからの選択情報１４を受ける選択情報レジスタ（この
場合２ビツトのレジスタ）であり、これらＡ−Ｄ変換値
レジスタ９ｅと選択情報レジスタ９ｆは本顔の格納手段
を構成する。
８を受けるＡ−Ｄ変換値レジスタ、９ｆは制御回路１３
ｂからの選択情報１４を受ける選択情報レジスタ（この
場合２ビツトのレジスタ）であり、これらＡ−Ｄ変換値
レジスタ９ｅと選択情報レジスタ９ｆは本顔の格納手段
を構成する。
ｌｉｅ、ｌｌｆはそれぞれＡ−Ｄ変換値レジスタ９ｅと
選択情報レジスタ９ｆに対するラッチ信号、１６ｅ、１
６ｆはそれぞれ外部より与えられる外部トリガ信号と外
部選択情報（この場合２ビツトの符号化されたディジタ
ル信号）、１７ｅ、１７ｆはそれぞれ外部トリガ信号１
６ｅと外部選択情報１６ｆを内部へ入力する外部１−リ
ガ入力端子と外部選択情報入力端子（この場合２ビツト
）、１３ｄは本実施例による制御回路（制御手段）であ
り、上記外部トリガ入力端子１７ｅと外部選択情報入力
端子１７ｆが接続され、それ（１３） らから入力される外部トリガ信号１６ｅと外部選択情報
１６ｆに基づきセレクタ３への選択情報１４やＡ−Ｄ変
換器５へのＡ−Ｄ変換開始信号１５等を出力するもので
ある。
選択情報レジスタ９ｆに対するラッチ信号、１６ｅ、１
６ｆはそれぞれ外部より与えられる外部トリガ信号と外
部選択情報（この場合２ビツトの符号化されたディジタ
ル信号）、１７ｅ、１７ｆはそれぞれ外部トリガ信号１
６ｅと外部選択情報１６ｆを内部へ入力する外部１−リ
ガ入力端子と外部選択情報入力端子（この場合２ビツト
）、１３ｄは本実施例による制御回路（制御手段）であ
り、上記外部トリガ入力端子１７ｅと外部選択情報入力
端子１７ｆが接続され、それ（１３） らから入力される外部トリガ信号１６ｅと外部選択情報
１６ｆに基づきセレクタ３への選択情報１４やＡ−Ｄ変
換器５へのＡ−Ｄ変換開始信号１５等を出力するもので
ある。
次に動作について説明する。なお、セレクタ３及びＡ−
Ｄ変換器５は第１７図に示した従来例と同一の動作を行
うため、これらの説明は省略する。
Ｄ変換器５は第１７図に示した従来例と同一の動作を行
うため、これらの説明は省略する。
制御回路１３ｂは、ｐめ外部選択情報入力端子１７ｆよ
り外部選択情報１６ｆを受け、アナログ信号入力端子２
ａ〜２ｄの内−つを外部選択情報１６ｆに対応して選択
するようにセレクタ３及び選択情報レジスタ９ｆに対し
て選択情報１４を出力し、外部トリガ入力端子１７ｅか
ら外部トリガ信号１６ｅを受けると、選択情報レジスタ
９ｆに対して選択情報１４を保持させるラッチ信号１１
ｆを出力するとともにＡ−Ｄ変換器５に変換開始信号１
５を出力する。Ａ−Ｄ変換が終了し、Ａ−Ｄ変換器５か
らの変換終了信号１９を受けると、Ａ−Ｄ変換値レジス
タ９ｅに対してＡ−Ｄ変（１４） 検値８を保持させるラッチ信号ｌｉｅを出力する。Ｃ）
） Ｕ １．２は、Ａ−Ｄ変換値レジスタ９ｅと選択情
報レジスタ９ｆを読出し、選択情報レジスタ９ｆの内容
からどのアナログ信号入力端子２８〜２ｄに対応するＡ
−Ｄ変換値８かを知る。
り外部選択情報１６ｆを受け、アナログ信号入力端子２
ａ〜２ｄの内−つを外部選択情報１６ｆに対応して選択
するようにセレクタ３及び選択情報レジスタ９ｆに対し
て選択情報１４を出力し、外部トリガ入力端子１７ｅか
ら外部トリガ信号１６ｅを受けると、選択情報レジスタ
９ｆに対して選択情報１４を保持させるラッチ信号１１
ｆを出力するとともにＡ−Ｄ変換器５に変換開始信号１
５を出力する。Ａ−Ｄ変換が終了し、Ａ−Ｄ変換器５か
らの変換終了信号１９を受けると、Ａ−Ｄ変換値レジス
タ９ｅに対してＡ−Ｄ変（１４） 検値８を保持させるラッチ信号ｌｉｅを出力する。Ｃ）
） Ｕ １．２は、Ａ−Ｄ変換値レジスタ９ｅと選択情
報レジスタ９ｆを読出し、選択情報レジスタ９ｆの内容
からどのアナログ信号入力端子２８〜２ｄに対応するＡ
−Ｄ変換値８かを知る。
第６図は上記第５図に示した実施例の動作例を示すタイ
ミングチャートである。第６図において第５図と同−又
は相当部分には同一符号を付す。
ミングチャートである。第６図において第５図と同−又
は相当部分には同一符号を付す。
第６１図に、にすように、複数のアナロク入力（ｉＪ
′Ｉ；’１ａ〜１ｄを斜線部で示されるタイミングでＡ
−Ｄ変換したい場合、予め選択されるべきアナログ信
号入力端子２ａ〜２ｄの内の一つに対応した外部選択情
報１６ｆを外部選択情報入力端子１７ｆに入力しておき
、上記タイミングで外部１〜リガ入力端子１７ｅに外部
トリガ信号１６ｅを与えれば良い。
′Ｉ；’１ａ〜１ｄを斜線部で示されるタイミングでＡ
−Ｄ変換したい場合、予め選択されるべきアナログ信
号入力端子２ａ〜２ｄの内の一つに対応した外部選択情
報１６ｆを外部選択情報入力端子１７ｆに入力しておき
、上記タイミングで外部１〜リガ入力端子１７ｅに外部
トリガ信号１６ｅを与えれば良い。
上記のような機能を有する制御回路１３ｂは、例えば第
７図に示すような論理回路により実現でき、その動作を
表すタイミングチャートを第８図に示す。上記第７図、
第８図の信号名ＴＲＧ Ｔ Ｎ（１５） 等には第５図の対応する符号を付してその対応を示して
おり、ＰＨＡＩ、ＲＥＳＥＴは第５図で省略したシステ
ムクロック信号とシステムリセット信号を示している。
７図に示すような論理回路により実現でき、その動作を
表すタイミングチャートを第８図に示す。上記第７図、
第８図の信号名ＴＲＧ Ｔ Ｎ（１５） 等には第５図の対応する符号を付してその対応を示して
おり、ＰＨＡＩ、ＲＥＳＥＴは第５図で省略したシステ
ムクロック信号とシステムリセット信号を示している。
但し、Ａ−Ｄ変換中の外部１〜リガ入力は無視される。
以上のように、本実施例では、入力手段を外部トリガ入
力端子］、 ７ ｅと外部選択情報入力端子１７ｆで構
成するとともに、上記外部選択情報入力端子１．７ ｆ
から符号化されたテイジタル信号を外部選択情報１６ｆ
として受けて、符号化されたディジタル信号値に対応す
るアナログ信号入力端子を選択するようにセレクタ３及
び選択情報レジスタ９ｆに選択情報１４を出力し、外部
トリガ入力端子１７ｅから外部トリガ信号１６ｅを受け
て選択情報レジスタ９ｆに対して選択情報１４を保持さ
せるラッチ信号１１ｆを出力するとともにＡ−Ｄ変換器
５へ変換開始信号１５を出力し、Ａ−Ｄ変換器５からの
変換終了信号１９を受けてＡ−Ｄ変換値レジスタ９ｅに
対してＡ−Ｄ変換値８を保持させるラッチ信号１１ｅを
出力する制御量（１６） 路１３ ｂを備えたので、外部選択情報入力端子１７ｆ
に符号化されたディジタル信号を外部選択情報１６ｆと
して与え、外部トリガ入力端子１７ｅに任意のタイミン
グで１〜リガ入力を行うことができる外部回路を付加す
ることにより、前記第１の実施例と同様の効果が得られ
るとともに、入力端子数を少なくすることができる。ま
た、格納手段がＡ−Ｄ変換値レジスタ９ｅと選択情報レ
ジスタ９■で構成されることにより、アナログ信号入力
端子の数にかかわらずＡ−Ｄ変換に要するレジスタ数は
一定であり、Ａ−Ｄ変換装置を構成する半導体集積回路
の面積が小さくできる。
力端子］、 ７ ｅと外部選択情報入力端子１７ｆで構
成するとともに、上記外部選択情報入力端子１．７ ｆ
から符号化されたテイジタル信号を外部選択情報１６ｆ
として受けて、符号化されたディジタル信号値に対応す
るアナログ信号入力端子を選択するようにセレクタ３及
び選択情報レジスタ９ｆに選択情報１４を出力し、外部
トリガ入力端子１７ｅから外部トリガ信号１６ｅを受け
て選択情報レジスタ９ｆに対して選択情報１４を保持さ
せるラッチ信号１１ｆを出力するとともにＡ−Ｄ変換器
５へ変換開始信号１５を出力し、Ａ−Ｄ変換器５からの
変換終了信号１９を受けてＡ−Ｄ変換値レジスタ９ｅに
対してＡ−Ｄ変換値８を保持させるラッチ信号１１ｅを
出力する制御量（１６） 路１３ ｂを備えたので、外部選択情報入力端子１７ｆ
に符号化されたディジタル信号を外部選択情報１６ｆと
して与え、外部トリガ入力端子１７ｅに任意のタイミン
グで１〜リガ入力を行うことができる外部回路を付加す
ることにより、前記第１の実施例と同様の効果が得られ
るとともに、入力端子数を少なくすることができる。ま
た、格納手段がＡ−Ｄ変換値レジスタ９ｅと選択情報レ
ジスタ９■で構成されることにより、アナログ信号入力
端子の数にかかわらずＡ−Ｄ変換に要するレジスタ数は
一定であり、Ａ−Ｄ変換装置を構成する半導体集積回路
の面積が小さくできる。
本発明における第３の実施例のブロック図を第９図に示
す。なお、第５図の実施例と同−又は相当部分には同一
符号を付して、その説明は省略する。
す。なお、第５図の実施例と同−又は相当部分には同一
符号を付して、その説明は省略する。
図において、１６ｇ、１６１１はそれぞれ外部より与え
られるカウンタセット信号と外部トリガ信号、１７ｇ、
１７ｈはそれぞれカウンタセット信号１６ｇと外部トリ
ガ信号１６ｈを内部へ入力す（１７） るカウンタセラ１−入力端子と外部１〜リガ入力端子、
１３ｃは本実施例による制御回路（制御手段）であり、
上記カウンタセット入力端子１７ｇと外部トリガ入力端
子１７ｈが接続され、それらから入力されるカウンタセ
ット信号１６ｇと外部トリガ信号１６ ｈに基づきセレ
クタ３への選択情報１４やＡ−Ｄ変換器５へのＡ−Ｄ変
換開始信号１５等を出力するものであり、上記カウンタ
セット信号１６ｇ及び外部１〜リガ信”４１６ｂに基づ
き選択情報１４を出力するカウンタ２０を有する。
られるカウンタセット信号と外部トリガ信号、１７ｇ、
１７ｈはそれぞれカウンタセット信号１６ｇと外部トリ
ガ信号１６ｈを内部へ入力す（１７） るカウンタセラ１−入力端子と外部１〜リガ入力端子、
１３ｃは本実施例による制御回路（制御手段）であり、
上記カウンタセット入力端子１７ｇと外部トリガ入力端
子１７ｈが接続され、それらから入力されるカウンタセ
ット信号１６ｇと外部トリガ信号１６ ｈに基づきセレ
クタ３への選択情報１４やＡ−Ｄ変換器５へのＡ−Ｄ変
換開始信号１５等を出力するものであり、上記カウンタ
セット信号１６ｇ及び外部１〜リガ信”４１６ｂに基づ
き選択情報１４を出力するカウンタ２０を有する。
次に動作について説明する。なお、セレクタ３、Ａ−Ｄ
変換器５．Ａ−Ｄ変換値レジスタ９Ｃ２選択情報レジス
タ９ｆ及びＣＰ Ｕ ］、 ２は第５図に示した実施例
と同一の動作を行うため、これらの説明は省略する。
変換器５．Ａ−Ｄ変換値レジスタ９Ｃ２選択情報レジス
タ９ｆ及びＣＰ Ｕ ］、 ２は第５図に示した実施例
と同一の動作を行うため、これらの説明は省略する。
カウンタ２０はカウンタセット入力端子１７ｇよりカウ
ンタセット信号１６ｇを受けると、その出力、すなわち
選択情報１４は初期化され、定常ではある周期、ある順
序に従って選択情報１４が切り替わる。従って、制御回
路１３ｃは、カラン（１８） タセット信号１６ｇ及び外部トリガ信号１６ｈに基づき
選択情報１４をある周期、ある順序に従って切り替えて
セレクタ３及び選択情報レジスタ９ｆに対して出力し、
Ａ−Ｄ変換器５に対して外部トリガ信号１６ｈを受けた
タイミングで変換開始信号１５を出力し、選択情報レジ
スタ９ｆに対して選択情報１４を保持させるラッチ信号
１１ｆを出力し、Ａ−Ｄ変換器５より変換終了信号１９
を受けてＡ−Ｄ変換値レジスタ９ｅに対してＡ−Ｄ変換
値８を保持させるラッチ信号１ ］、 ｅを出力する。
ンタセット信号１６ｇを受けると、その出力、すなわち
選択情報１４は初期化され、定常ではある周期、ある順
序に従って選択情報１４が切り替わる。従って、制御回
路１３ｃは、カラン（１８） タセット信号１６ｇ及び外部トリガ信号１６ｈに基づき
選択情報１４をある周期、ある順序に従って切り替えて
セレクタ３及び選択情報レジスタ９ｆに対して出力し、
Ａ−Ｄ変換器５に対して外部トリガ信号１６ｈを受けた
タイミングで変換開始信号１５を出力し、選択情報レジ
スタ９ｆに対して選択情報１４を保持させるラッチ信号
１１ｆを出力し、Ａ−Ｄ変換器５より変換終了信号１９
を受けてＡ−Ｄ変換値レジスタ９ｅに対してＡ−Ｄ変換
値８を保持させるラッチ信号１ ］、 ｅを出力する。
第１０図は上記第９図に示した実施例の動作例を示すタ
イミングチャー１〜である。第１０図において第９図と
同−又は相当部分には同一符号を付す。第１０図に示す
ように、複数のアナログ入力信号１ａ〜１ｄを斜線部で
示されるタイミングでＡ−Ｄ変換したい場合、カウンタ
セット入力端子１７ｇに対してカウンタセット信号１６
ｇを入力してから、上記タイミングで外部トリガ入力端
子１７ｈに外部トリガ信号１６ｈを与えれば良い。
イミングチャー１〜である。第１０図において第９図と
同−又は相当部分には同一符号を付す。第１０図に示す
ように、複数のアナログ入力信号１ａ〜１ｄを斜線部で
示されるタイミングでＡ−Ｄ変換したい場合、カウンタ
セット入力端子１７ｇに対してカウンタセット信号１６
ｇを入力してから、上記タイミングで外部トリガ入力端
子１７ｈに外部トリガ信号１６ｈを与えれば良い。
（１９）
上記のような機能を有する制御回路１３ｃは、例えば第
１１図に示すような論理回路により実現でき、その動作
を表すタイミングチャートを第１２図に示す。」二足第
１１図、第１２図の信号名ＴＲＧＩＮ等には第９図の対
応する符号を付してその対応を示しており、ＰＨＡＩ、
ＲＥＳＥＴは第９図で前略したシステムクロック信号と
システムリセット信号を示している。但し、Ａ−Ｄ変換
中の外部トリガ入力は無視される。
１１図に示すような論理回路により実現でき、その動作
を表すタイミングチャートを第１２図に示す。」二足第
１１図、第１２図の信号名ＴＲＧＩＮ等には第９図の対
応する符号を付してその対応を示しており、ＰＨＡＩ、
ＲＥＳＥＴは第９図で前略したシステムクロック信号と
システムリセット信号を示している。但し、Ａ−Ｄ変換
中の外部トリガ入力は無視される。
以上のように、本実施例では、入力手段をカウンタセッ
ト入力端子１．７ ｇと外部トリガ入力端子１７ｈで構
成するとともに、カウンタセット信号１６ｇを受けてア
ナログ信号入力端子２８〜２ｄに対する選択が初期化さ
れるとともに外部トリガ信号１６ｈを受けて該選択があ
る周期、ある順序に従って切り替わるようにセレクタ３
に選択情報１４を出力するカウンタ２０を有し、Ａ−Ｄ
変換器５に対して外部トリガ信号１６ｈを受けたタイミ
ングで変換開始信号１５を出力するとともに選択情報レ
ジスタ９ｆに対して選択情報１４を保持（２０） させるラッチ信号１１ｆを出力し、Ａ−Ｄ変換器５より
変換終了信号１９を受けてＡ−Ｄ変換値レジスタ９ｅに
対してＡ−Ｄ変換値８を保持させるラッチ信号１１ｅを
出力する制御回路１３ｃを備えたので、カウンタセット
入力端子１７ｇにカウンタセット信号１６ｇを与え、外
部トリガ入力端子１．７ ｈに任意のタイミングでトリ
ガ入力を行うことができる外部回路を付加することによ
り、カウンタ２０と同じシーケンスで変化する複数のア
ナログ信号が入力された場合に限り、任意のタイミング
で複数のアナログ信号の内−つをカウンタ２０のシーケ
ンスに従って選択し、Ａ−Ｄ変換を行うことができる。
ト入力端子１．７ ｇと外部トリガ入力端子１７ｈで構
成するとともに、カウンタセット信号１６ｇを受けてア
ナログ信号入力端子２８〜２ｄに対する選択が初期化さ
れるとともに外部トリガ信号１６ｈを受けて該選択があ
る周期、ある順序に従って切り替わるようにセレクタ３
に選択情報１４を出力するカウンタ２０を有し、Ａ−Ｄ
変換器５に対して外部トリガ信号１６ｈを受けたタイミ
ングで変換開始信号１５を出力するとともに選択情報レ
ジスタ９ｆに対して選択情報１４を保持（２０） させるラッチ信号１１ｆを出力し、Ａ−Ｄ変換器５より
変換終了信号１９を受けてＡ−Ｄ変換値レジスタ９ｅに
対してＡ−Ｄ変換値８を保持させるラッチ信号１１ｅを
出力する制御回路１３ｃを備えたので、カウンタセット
入力端子１７ｇにカウンタセット信号１６ｇを与え、外
部トリガ入力端子１．７ ｈに任意のタイミングでトリ
ガ入力を行うことができる外部回路を付加することによ
り、カウンタ２０と同じシーケンスで変化する複数のア
ナログ信号が入力された場合に限り、任意のタイミング
で複数のアナログ信号の内−つをカウンタ２０のシーケ
ンスに従って選択し、Ａ−Ｄ変換を行うことができる。
また、入力端子数及びレジスタ数を少なくすることがで
き、入力端子数はアナログ信号入力端子の数にかかわら
ずカウンタセット入力端子１７ｇと外部トリガ入力端子
１７ｈの２つで済むので、前記第２の実施例よりも少な
く済む。
き、入力端子数はアナログ信号入力端子の数にかかわら
ずカウンタセット入力端子１７ｇと外部トリガ入力端子
１７ｈの２つで済むので、前記第２の実施例よりも少な
く済む。
本発明における第４の実施例を第１３図に示す。なお、
第１図の実施例と同−又は相当部分に（２１） は同一符号を付して、その説明は省略する。
第１図の実施例と同−又は相当部分に（２１） は同一符号を付して、その説明は省略する。
図において、２２は制御回路１３ａのトリガ出力（第１
図のＡ−Ｄ変換開始信号１５に相当する）、２１はこの
１−リガ出力２２及び内部バス１０に接続されたタイマ
であり、制御回路１３ａからのトリガ出力２２に対して
ＣＰＵＩ ２から設定された時間だけ遅延したＡ−Ｄ変
換開始信号１５をＡ−Ｄ変換器５に出力するものである
。
図のＡ−Ｄ変換開始信号１５に相当する）、２１はこの
１−リガ出力２２及び内部バス１０に接続されたタイマ
であり、制御回路１３ａからのトリガ出力２２に対して
ＣＰＵＩ ２から設定された時間だけ遅延したＡ−Ｄ変
換開始信号１５をＡ−Ｄ変換器５に出力するものである
。
次に動作について説明する。なお、セレクタ３、Ａ−Ｄ
変換器５．Ａ−Ｄ変換値レジスタ９ａ〜９ｄ及びＣＰＵ
Ｉ２は第１図に示した実施例と同一の動作を行うため、
これらの説明は省略する。
変換器５．Ａ−Ｄ変換値レジスタ９ａ〜９ｄ及びＣＰＵ
Ｉ２は第１図に示した実施例と同一の動作を行うため、
これらの説明は省略する。
制御回路１３ａは、外部トリガ入力端子１７ａ〜１７ｄ
を通して外部トリガ信号１６ａ〜１６ｄを受けると、ト
リガ入力のあったタイミングで、トリガ入力のあった外
部トリガ入力端子１７ａ〜１７ｄに対応したアナログ信
号入力端子２ａ〜２ｄを選択するようセレクタ３に対し
選択情報１４を出力するとともに、タイマ２１に対して
ト（２２） リガ出力２２を行い、Ａ−Ｄ変換器５からの変換終了信
号１９を受けると、トリガ入力のあった外部トリガ入力
端子１７ａ〜１７ｄに対応した。すなわち選択情報１４
に対応したＡ−Ｄ変換値レジスタ９ａ〜９ｄにＡ−Ｄ変
換器５からのＡ−Ｄ変換値８を保持させるラッチ信号１
１ａ〜ｌｉｄを出力する。ＣＩ） Ｕ ｉ ２は、予め
内部バス１０を介してタイマ２１にラッチ信号を送くる
とともに遅延時間設定データを送る。タイマ２１はラッ
チ信号を受けて遅延時間設定データを保持し、制御回路
１３ａのトリガ出力２２を受けて遅延時間設定データに
比例した遅延時間を経過後、Ａ−Ｄ変換器５に対して変
換開始信号］５を出力する。
を通して外部トリガ信号１６ａ〜１６ｄを受けると、ト
リガ入力のあったタイミングで、トリガ入力のあった外
部トリガ入力端子１７ａ〜１７ｄに対応したアナログ信
号入力端子２ａ〜２ｄを選択するようセレクタ３に対し
選択情報１４を出力するとともに、タイマ２１に対して
ト（２２） リガ出力２２を行い、Ａ−Ｄ変換器５からの変換終了信
号１９を受けると、トリガ入力のあった外部トリガ入力
端子１７ａ〜１７ｄに対応した。すなわち選択情報１４
に対応したＡ−Ｄ変換値レジスタ９ａ〜９ｄにＡ−Ｄ変
換器５からのＡ−Ｄ変換値８を保持させるラッチ信号１
１ａ〜ｌｉｄを出力する。ＣＩ） Ｕ ｉ ２は、予め
内部バス１０を介してタイマ２１にラッチ信号を送くる
とともに遅延時間設定データを送る。タイマ２１はラッ
チ信号を受けて遅延時間設定データを保持し、制御回路
１３ａのトリガ出力２２を受けて遅延時間設定データに
比例した遅延時間を経過後、Ａ−Ｄ変換器５に対して変
換開始信号］５を出力する。
第１４図は上記第１３図に示した実施例の動作例を示す
タイミングチャートである。第１４図において第１３図
と同−又は相当部分には同一符号を付す。図において、
２３ａ、２３ｂはタイマ２１に設定されている遅延時間
設定データに比例した遅延時間を示す。第１４図に示す
ように、複数のアナログ入力信号１８〜１ｄを斜線部で
示さ（２３） れるタイミングでＡ−Ｄ変換したい場合、タイマ２１が
制御回路１３ａのトリガ出力２２を受けてからＡ−Ｄ変
換開始信号１５を出力するまでの遅延時間（外部トリガ
信号１６ａ〜１．６ ｄからＡ−Ｄ変換の」二足タイミ
ングまでの遅延時間）に比例した遅延時間設定データを
予めＣＰＵ１２よりタイマ２１に設定しておき、測定さ
れる側の外部回路により生成された外部トリガ信号１６
ａ〜１６ｄを対応する外部１−リガ入力端子１７ａ〜１
７ｄに与えれば良い。
タイミングチャートである。第１４図において第１３図
と同−又は相当部分には同一符号を付す。図において、
２３ａ、２３ｂはタイマ２１に設定されている遅延時間
設定データに比例した遅延時間を示す。第１４図に示す
ように、複数のアナログ入力信号１８〜１ｄを斜線部で
示さ（２３） れるタイミングでＡ−Ｄ変換したい場合、タイマ２１が
制御回路１３ａのトリガ出力２２を受けてからＡ−Ｄ変
換開始信号１５を出力するまでの遅延時間（外部トリガ
信号１６ａ〜１．６ ｄからＡ−Ｄ変換の」二足タイミ
ングまでの遅延時間）に比例した遅延時間設定データを
予めＣＰＵ１２よりタイマ２１に設定しておき、測定さ
れる側の外部回路により生成された外部トリガ信号１６
ａ〜１６ｄを対応する外部１−リガ入力端子１７ａ〜１
７ｄに与えれば良い。
上記のような機能を有する制御回路１３ａ及びタイマ２
１は、例えば第１５図（ａｌ及び第１５図（ｂｌに示す
ような論理回路により実現でき、その動作を表すタイミ
ングチャートを第１６図に示す。上記第１５図、第１６
図の信号名ＴＯ−Ｔ３．ＴＲＧ等には第↓３図の対応す
る符号をイイシ、てその対応を示しており、ＰＨＡＩ、
ＲＥＳＥＴは第１３図で省略したシステムクロック信号
とシステムリセット信号を示している。但し、第１５図
論理回路において、外部トリガ信号はＴｏ （１６ａ）
＞（２４） Ｔｌ （１６ｂ）＞Ｔ２ （１６ｃ）＞Ｔ３ （
１６ｄ）の順で優先順位があり、また、Ａ−Ｄ変換中の
外部トリガ入力は黙視される。
１は、例えば第１５図（ａｌ及び第１５図（ｂｌに示す
ような論理回路により実現でき、その動作を表すタイミ
ングチャートを第１６図に示す。上記第１５図、第１６
図の信号名ＴＯ−Ｔ３．ＴＲＧ等には第↓３図の対応す
る符号をイイシ、てその対応を示しており、ＰＨＡＩ、
ＲＥＳＥＴは第１３図で省略したシステムクロック信号
とシステムリセット信号を示している。但し、第１５図
論理回路において、外部トリガ信号はＴｏ （１６ａ）
＞（２４） Ｔｌ （１６ｂ）＞Ｔ２ （１６ｃ）＞Ｔ３ （
１６ｄ）の順で優先順位があり、また、Ａ−Ｄ変換中の
外部トリガ入力は黙視される。
以上のように、本実施例では、第１の実施例（第１図）
の外部トリガ入力端子１７ａ〜１７ｄ及び制御回路１３
ａに加えて、外部から指定されたＡ−Ｄ変換を開始すべ
きタイミング情報（外部トリガ信号１６ａ〜１６ｂ）に
対して遅延情報を含ませることができるタイマ２１を有
し、ＣＰＵ１２からタイマ２１に対し任意に遅延情報を
設定できるようにしたので、前記第１の実施例と同様の
効眼が得られるとともに、タイマ２１に対しＣＰＵ１２
から任意に遅延情報を設定することにより、外部から怪
えられたタイミング情報（外部トリガ信号１６ａ〜１６
ｂ）に対し設定された遅延情報に比例した遅延時間を経
過後にＡ−Ｄ変換を行うことができる。すなわち、これ
により、測定される側の外部回路が比較的単純な場合で
も、ＣＰＵ１２からタイマ２１に対し任意の遅延時間設
定データを保持させることにより、Ａ−Ｄ変換（２５） を行うタイミングに関し前記第１〜第３の実施例と比較
してより自由度の高いＡ−Ｄ変換を行うことができる。
の外部トリガ入力端子１７ａ〜１７ｄ及び制御回路１３
ａに加えて、外部から指定されたＡ−Ｄ変換を開始すべ
きタイミング情報（外部トリガ信号１６ａ〜１６ｂ）に
対して遅延情報を含ませることができるタイマ２１を有
し、ＣＰＵ１２からタイマ２１に対し任意に遅延情報を
設定できるようにしたので、前記第１の実施例と同様の
効眼が得られるとともに、タイマ２１に対しＣＰＵ１２
から任意に遅延情報を設定することにより、外部から怪
えられたタイミング情報（外部トリガ信号１６ａ〜１６
ｂ）に対し設定された遅延情報に比例した遅延時間を経
過後にＡ−Ｄ変換を行うことができる。すなわち、これ
により、測定される側の外部回路が比較的単純な場合で
も、ＣＰＵ１２からタイマ２１に対し任意の遅延時間設
定データを保持させることにより、Ａ−Ｄ変換（２５） を行うタイミングに関し前記第１〜第３の実施例と比較
してより自由度の高いＡ−Ｄ変換を行うことができる。
なお、上記実施例では、第１の実施例のものにタイマ２
１を設けたものについて示したが、第２、第３の実施例
にタイマを設けても同様の効果が得られる。
１を設けたものについて示したが、第２、第３の実施例
にタイマを設けても同様の効果が得られる。
また、上記各実施例では、外部から入力されるタイミン
グ情報及び選択情報のみに基づき制御されるものを示し
たが、これらを内部で生成する従来例のものと上記本願
のものを併用し、外部入力の有無等によりそれらを切り
替え可能としても良い。
グ情報及び選択情報のみに基づき制御されるものを示し
たが、これらを内部で生成する従来例のものと上記本願
のものを併用し、外部入力の有無等によりそれらを切り
替え可能としても良い。
また、格納手段をＡ−Ｄ変換値レジスタ９ｅと選択情報
レジスタ９ｆとする構成を第２．第３の実施例に適用し
たが、第１．第４の実施例にも適用することができる。
レジスタ９ｆとする構成を第２．第３の実施例に適用し
たが、第１．第４の実施例にも適用することができる。
［発明の効果］
以上のように、本発明によれば、複数のアナログ信号入
力端子の一つを指定する選択情報と指定（２６） されたアナログ信号入力端子に対しＡ−Ｄ変換を開始す
べきタイミングを指定するタイミング情報とを外部から
入力する入力手段と、外部から入力された選択情報とタ
イミング情報とに基づき選択手段への選択情報とＡ−Ｄ
変換手段へのＡ−Ｄ変換開始信号を出力する制御手段と
を備えたので、時間変化量が比較的大きい複数のアナロ
グ信号に対してもフレキシブルにＡ−Ｄ変換を行うこと
ができるマイクロコンピュータが得られる効果がある。
力端子の一つを指定する選択情報と指定（２６） されたアナログ信号入力端子に対しＡ−Ｄ変換を開始す
べきタイミングを指定するタイミング情報とを外部から
入力する入力手段と、外部から入力された選択情報とタ
イミング情報とに基づき選択手段への選択情報とＡ−Ｄ
変換手段へのＡ−Ｄ変換開始信号を出力する制御手段と
を備えたので、時間変化量が比較的大きい複数のアナロ
グ信号に対してもフレキシブルにＡ−Ｄ変換を行うこと
ができるマイクロコンピュータが得られる効果がある。
第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図の動作を示すタイミングチャート、第３図は
第１図の制御回路の内部構成を示す論理回路図、第４図
は第３図の動作を示すタイミングチャート、第５図は本
発明の第２の実施例を示すブロック図、第６図は第５図
の動作を示すタイミングチャート、第７図は第５図の制
御回路の内部構成を示す論理回路図、第８図は第７図の
動作を示すタイミングチャート、第９図は本（２７） 発明の第３の実施例を示すブロック図、第１０１ｑは第
９図の動作を示すタイミングチャート、第１１図は第９
図の制御回路の内部構成を示す論理回路図、第１２図は
第１１図の動作を示すタイミングチャート、第１３図は
本発明の第４の実施例を示すブロック図、第１４図は第
１３図の動作を示すタイミングチャート、第１５図は第
１３図の制御回路及びタイマの内部構成を示す論理回路
図、第１６図は第１５図の動作を示すタイミングチャー
ト、第１７図は従来例の構成を示すブロック図、第１８
図、第１９図は第１７図の動作を示すタイミングチャー
１−である。 １ａ〜１ｄはアナログ入力信ぢ、２ａ〜２ｄははアナロ
グ信号入力端子、３はセレクタ（選択手段）、５はＡ−
Ｄ変換器（Ａ−Ｄ変換手段）、９ａ〜９ｅはＡ−Ｄ変換
値レジスタ（格納手段）、９ｆは選択情報レジスタ（格
納手段）、１．１ａ〜１１ｅは変換結果ラッチ信号、ｌ
ｌｆは選択情報ラッチ信号、１２はＣＰＵ （中央処理
装置）、１３８〜ｉ３ｃは制御回路（制御手段）、工４
は選（２８） 択情報、１５は変換開始信号、１６ａ〜１６Ｐ。 １６ｈは外部トリガ信号、１．６ ｆは外部選択情報、
１６ｇはカウンタセット信号、１７ａ〜１７ｅ。 １７ｈは外部トリガ入力端子（入力手段）、１７ｆは外
部選択情報入力端子（入力手段）、１７ｇはカウンタセ
ラ１−入力端子（入力手段）、１８はマイクロコンピュ
ータ、１９は変換終了信号、２０はカウンタ、２１はタ
イマ。 なお、同中、同一符号は同一、又は相当部分を示す。
図は第１図の動作を示すタイミングチャート、第３図は
第１図の制御回路の内部構成を示す論理回路図、第４図
は第３図の動作を示すタイミングチャート、第５図は本
発明の第２の実施例を示すブロック図、第６図は第５図
の動作を示すタイミングチャート、第７図は第５図の制
御回路の内部構成を示す論理回路図、第８図は第７図の
動作を示すタイミングチャート、第９図は本（２７） 発明の第３の実施例を示すブロック図、第１０１ｑは第
９図の動作を示すタイミングチャート、第１１図は第９
図の制御回路の内部構成を示す論理回路図、第１２図は
第１１図の動作を示すタイミングチャート、第１３図は
本発明の第４の実施例を示すブロック図、第１４図は第
１３図の動作を示すタイミングチャート、第１５図は第
１３図の制御回路及びタイマの内部構成を示す論理回路
図、第１６図は第１５図の動作を示すタイミングチャー
ト、第１７図は従来例の構成を示すブロック図、第１８
図、第１９図は第１７図の動作を示すタイミングチャー
１−である。 １ａ〜１ｄはアナログ入力信ぢ、２ａ〜２ｄははアナロ
グ信号入力端子、３はセレクタ（選択手段）、５はＡ−
Ｄ変換器（Ａ−Ｄ変換手段）、９ａ〜９ｅはＡ−Ｄ変換
値レジスタ（格納手段）、９ｆは選択情報レジスタ（格
納手段）、１．１ａ〜１１ｅは変換結果ラッチ信号、ｌ
ｌｆは選択情報ラッチ信号、１２はＣＰＵ （中央処理
装置）、１３８〜ｉ３ｃは制御回路（制御手段）、工４
は選（２８） 択情報、１５は変換開始信号、１６ａ〜１６Ｐ。 １６ｈは外部トリガ信号、１．６ ｆは外部選択情報、
１６ｇはカウンタセット信号、１７ａ〜１７ｅ。 １７ｈは外部トリガ入力端子（入力手段）、１７ｆは外
部選択情報入力端子（入力手段）、１７ｇはカウンタセ
ラ１−入力端子（入力手段）、１８はマイクロコンピュ
ータ、１９は変換終了信号、２０はカウンタ、２１はタ
イマ。 なお、同中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 中央処理装置と、外部からアナログ信号を入力する複数
のアナログ信号入力端子と、選択情報に従って上記複数
のアナログ信号入力端子の一つを選択し出力する選択手
段と、この選択手段の出力をＡ−Ｄ変換開始信号を受け
てＡ−Ｄ変換し出力するＡ−Ｄ変換手段と、このＡ−Ｄ
変換手段の出力と上記選択手段が選択したアナログ入力
端子に関する選択情報を対応して保持する格納手段を有
するとともに、 上記複数のアナログ信号入力端子の一つを指定する選択
情報と指定されたアナログ信号入力端子に対しＡ−Ｄ変
換を開始すべきタイミングを指定するタイミング情報と
を外部から入力する入力手段と、外部から入力された選
択情報とタイミング情報とに基づき上記選択手段への選
択情報とＡ−Ｄ変換手段へのＡ−Ｄ変換開始信号を出力
する制御手段とを備えたことを特徴とするマイクロコン
ピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1321789A JP2574909B2 (ja) | 1989-12-11 | 1989-12-11 | マイクロコンピュータ |
| US07/540,549 US5072375A (en) | 1989-12-11 | 1990-06-19 | Microcomputer supporting selective analog-to-digital channels for conversion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1321789A JP2574909B2 (ja) | 1989-12-11 | 1989-12-11 | マイクロコンピュータ |
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| Publication Number | Publication Date |
|---|---|
| JPH03182927A true JPH03182927A (ja) | 1991-08-08 |
| JP2574909B2 JP2574909B2 (ja) | 1997-01-22 |
Family
ID=18136433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1321789A Expired - Fee Related JP2574909B2 (ja) | 1989-12-11 | 1989-12-11 | マイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5072375A (ja) |
| JP (1) | JP2574909B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013118549A (ja) * | 2011-12-05 | 2013-06-13 | Hioki Ee Corp | 信号切替回路およびａ／ｄ変換装置 |
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1989
- 1989-12-11 JP JP1321789A patent/JP2574909B2/ja not_active Expired - Fee Related
-
1990
- 1990-06-19 US US07/540,549 patent/US5072375A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US5072375A (en) | 1991-12-10 |
| JP2574909B2 (ja) | 1997-01-22 |
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