JPS59106158A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59106158A JPS59106158A JP57216448A JP21644882A JPS59106158A JP S59106158 A JPS59106158 A JP S59106158A JP 57216448 A JP57216448 A JP 57216448A JP 21644882 A JP21644882 A JP 21644882A JP S59106158 A JPS59106158 A JP S59106158A
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- layer
- semiconductor
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- semiconductor layer
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
Landscapes
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は半導体装置の製造方法、特にヘテロ接合型電界
効果トラノジスタの２次元電子ガスの移動度と面濃度と
を最適化する半導体結晶層のエビタキンヤル成畏方法に
関する。
効果トラノジスタの２次元電子ガスの移動度と面濃度と
を最適化する半導体結晶層のエビタキンヤル成畏方法に
関する。
（ｂ） 技術の背景
・１６報処理装置などの能力及びコストバフオーマノス
の一層の向上を志向して、半導体装置の高速化、低消費
電力化及び高集積化が推進されておυ、キャリア移動度
がシリコノ（Ｓｌ）より痕に大きいガリウム、砒素（Ｇ
ａＡｓ） などの化片物半導体を用いろ半導体装置が
多数提案されている。
の一層の向上を志向して、半導体装置の高速化、低消費
電力化及び高集積化が推進されておυ、キャリア移動度
がシリコノ（Ｓｌ）より痕に大きいガリウム、砒素（Ｇ
ａＡｓ） などの化片物半導体を用いろ半導体装置が
多数提案されている。
従来の構造のＳｉもしくはＧ ａ Ａ ｓ等の半導体装
１面においては、キャリアは不純物イオンが存在しける
が、格子振動による散乱の確率を小さくするために温度
を低下させると、不純物イオンによる散乱の確率が太き
くなって、キャリアの移動度がこれによって制限される
。
１面においては、キャリアは不純物イオンが存在しける
が、格子振動による散乱の確率を小さくするために温度
を低下させると、不純物イオンによる散乱の確率が太き
くなって、キャリアの移動度がこれによって制限される
。
この不純物散乱効果を排除するために、不純物が添加さ
れる領域とキャリアが移動する領域とを＼−／−ｒ’
Ｊｆ２ 内界１ｉｉｉ９よ′：）−’！’、空間的（・
、＝分ｇｌＩ Ｌ （、ｑ９ ＶＣ低温に７１．・けろ
キャリアの移動度を増大−リ−１〜めΔ−３１′導体裟
ｆ訴にヘデロ接合型電５′ｒ効＝’ｋ Ｆフッシスター
） ｃｍｚ−、デ「Ｘ接合形１１′ＥＴト略称−Ｊ” Ｚ、
） ） カーｈ ６゜へ、デー」接合・型Ｆ Ｅ Ｔシ
（′：↓９・いて：５丁、ノン１゛−ブ力半尋捧層と、
（ニオ１、より重子親和力が小で不純物を含む′ｆｆＬ
子供、）′ａ層との１ト１１にヘデ［Ｊ接合界薗１が形
成され、）−／ドープの半導体層のへテロ接合痒面、ｌ
！ｆＩ１．ηに電子供給層から遷移しまた電子しく−よ
って形成−さｎる”成子蓄積層（２次元成子ガス）がソ
ース’Ｅｉａ ’ｆＡとドレイン成極との間の云導路（
／ζ含まｆｉ、てｒ ’Ｉｕ子蓄積蓄積層子面濃度をゲ
ート電・誂に印加される市川によりて制御することによ
って、前ａ己伝導路のインビーダノス制御が行なわｉ′
１−７）ｃ。
れる領域とキャリアが移動する領域とを＼−／−ｒ’
Ｊｆ２ 内界１ｉｉｉ９よ′：）−’！’、空間的（・
、＝分ｇｌＩ Ｌ （、ｑ９ ＶＣ低温に７１．・けろ
キャリアの移動度を増大−リ−１〜めΔ−３１′導体裟
ｆ訴にヘデロ接合型電５′ｒ効＝’ｋ Ｆフッシスター
） ｃｍｚ−、デ「Ｘ接合形１１′ＥＴト略称−Ｊ” Ｚ、
） ） カーｈ ６゜へ、デー」接合・型Ｆ Ｅ Ｔシ
（′：↓９・いて：５丁、ノン１゛−ブ力半尋捧層と、
（ニオ１、より重子親和力が小で不純物を含む′ｆｆＬ
子供、）′ａ層との１ト１１にヘデ［Ｊ接合界薗１が形
成され、）−／ドープの半導体層のへテロ接合痒面、ｌ
！ｆＩ１．ηに電子供給層から遷移しまた電子しく−よ
って形成−さｎる”成子蓄積層（２次元成子ガス）がソ
ース’Ｅｉａ ’ｆＡとドレイン成極との間の云導路（
／ζ含まｆｉ、てｒ ’Ｉｕ子蓄積蓄積層子面濃度をゲ
ート電・誂に印加される市川によりて制御することによ
って、前ａ己伝導路のインビーダノス制御が行なわｉ′
１−７）ｃ。
（Ｃ）従来技術と問題点
テヘロ接合ｍＦ１Ｍの従来知られている一例σ）断面図
を第１図に示す。図Ｖこおいて、１は半組Ｎ＆Ａｓ）電
子供給層、４は口型（Ｊ ａ Ａ ｓ ギヤノブ層で
あって、５ ＋、：Ｌ、ツノドープのＧａＡｓ 層２
０′＼ゾロ接合界而近傍す（二形成さ才１．たｉ１子′
ＩＡ′積層で・うイ）。
を第１図に示す。図Ｖこおいて、１は半組Ｎ＆Ａｓ）電
子供給層、４は口型（Ｊ ａ Ａ ｓ ギヤノブ層で
あって、５ ＋、：Ｌ、ツノドープのＧａＡｓ 層２
０′＼ゾロ接合界而近傍す（二形成さ才１．たｉ１子′
ＩＡ′積層で・うイ）。
なおｌ】型Ａ ｌ ｘＧａ ｔ−ｘＡｓ １１３のツノ
ドーグ（）ａ−Δ−８層２とのへテロ接合界面近傍には
、しげしげツノドーグのＡｌｘＧａｘ−ｘＡｓスベ・−
ザー゛−３ａが設けらｉ）ろ。
ドーグ（）ａ−Δ−８層２とのへテロ接合界面近傍には
、しげしげツノドーグのＡｌｘＧａｘ−ｘＡｓスベ・−
ザー゛−３ａが設けらｉ）ろ。
−また６はｎ型Ｏａ Ａ ｓキャップ層とショ９トギ接
合を形成す４）ゲート１毬極、７ば口型（ＪａＡｓギャ
ブブ層とオーミック接触するソース電極及び１゛ｌ／イ
ン）九 電極、８（は低抵捉接続領域である。
合を形成す４）ゲート１毬極、７ば口型（ＪａＡｓギャ
ブブ層とオーミック接触するソース電極及び１゛ｌ／イ
ン）九 電極、８（は低抵捉接続領域である。
本従来し１」の如きヘテロ接合型ＦＥＴを製造するに当
って嶋１．半絶縁性（） ａ Ａ Ｓ 基板１１：に
ツノドーグＯａ Ａ ｓ層２．ノンドーグＡ Ｉ ｘＧ
ａ ＋ −ｘＡ ｓスペーサ層３ａ、ｎ型ＡｌｘＧａｘ
−ｘＡｓ １１１．”ｆ−供給層３及び口型Ｇ ａ
Ａ Ｓキャップ層４がｌｌ１次エビタキンヤル成長さｔ
′１．る。こｒＬらの各半導体層のエピタキシャル成長
方法として（徒２分子線エビタギシャル成長方法（以Ｆ
Ｍ Ｂ Ｅ法と略称する）が最も多く適用さ几ろが、町
磯金属熱分解気相成長方法（ＭＯ−ＯＶＤ法）等も適用
；； ：ｆｌ、でいる。
って嶋１．半絶縁性（） ａ Ａ Ｓ 基板１１：に
ツノドーグＯａ Ａ ｓ層２．ノンドーグＡ Ｉ ｘＧ
ａ ＋ −ｘＡ ｓスペーサ層３ａ、ｎ型ＡｌｘＧａｘ
−ｘＡｓ １１１．”ｆ−供給層３及び口型Ｇ ａ
Ａ Ｓキャップ層４がｌｌ１次エビタキンヤル成長さｔ
′１．る。こｒＬらの各半導体層のエピタキシャル成長
方法として（徒２分子線エビタギシャル成長方法（以Ｆ
Ｍ Ｂ Ｅ法と略称する）が最も多く適用さ几ろが、町
磯金属熱分解気相成長方法（ＭＯ−ＯＶＤ法）等も適用
；； ：ｆｌ、でいる。
この様にエピタキシャル成長層が設けられたヘテロ接合
型ＦＥＴ用半導体結晶基体について最も重要な特性は、
電子蓄積層５０２次元市子ガスの移動度と面濃度である
。すなわち２次元′「イ、子ガスの移動度によってヘテ
ロ接合型ＦＥＴの動作速度等が支配さｉｔ 、 ２次元
１１ｃ子ガスの面濃度υこよってその利鴎等が支配さ汎
るために、２次元重子ガスの移動度及び面濃度はその値
が人であることが望ましい、。
型ＦＥＴ用半導体結晶基体について最も重要な特性は、
電子蓄積層５０２次元市子ガスの移動度と面濃度である
。すなわち２次元′「イ、子ガスの移動度によってヘテ
ロ接合型ＦＥＴの動作速度等が支配さｉｔ 、 ２次元
１１ｃ子ガスの面濃度υこよってその利鴎等が支配さ汎
るために、２次元重子ガスの移動度及び面濃度はその値
が人であることが望ましい、。
これらの特性のうちｔ−ｆ−移動度ＩｔＣついては９本
発明者等によって重子、１８勤度がエピタキシャル成長
温度に依存することが既に報告さハ、ている。（（ＪＦ
ｎ、；Ｊ、Ａｐｐｌ 、Ｐｈｙｓ 、２０ （１９８１
）、Ｐ、 ４−５５へ）該報告によｎは例えばツノドー
プＡｉｘ（）ａｘ−ｘ Ａ ８ スペーサ層３ａが厚さ
６（ｎｍ）、ｎ型Ａ ｌ ｘ Ｇ−〔０Ｃ〕 とする
ときに最も高い電子イ多動度が寿ら扛でいる。
発明者等によって重子、１８勤度がエピタキシャル成長
温度に依存することが既に報告さハ、ている。（（ＪＦ
ｎ、；Ｊ、Ａｐｐｌ 、Ｐｈｙｓ 、２０ （１９８１
）、Ｐ、 ４−５５へ）該報告によｎは例えばツノドー
プＡｉｘ（）ａｘ−ｘ Ａ ８ スペーサ層３ａが厚さ
６（ｎｍ）、ｎ型Ａ ｌ ｘ Ｇ−〔０Ｃ〕 とする
ときに最も高い電子イ多動度が寿ら扛でいる。
従来はエピタキシャル成長温度を概ねこの範囲内に設定
し−Ｃ２全Ｌビタキシャル成長層をその一定温温度シこ
おいてＦＪｙｊ、長さすている。しかしながらヘテロ接
合ノヘリーパＥＴの特性を最適のものとするためには従
来の製造方法に反省を加え、電子移動期のみならず電子
・間濃度に関［７ても最適条件を検討して。
し−Ｃ２全Ｌビタキシャル成長層をその一定温温度シこ
おいてＦＪｙｊ、長さすている。しかしながらヘテロ接
合ノヘリーパＥＴの特性を最適のものとするためには従
来の製造方法に反省を加え、電子移動期のみならず電子
・間濃度に関［７ても最適条件を検討して。
電子移動度と１■ｔ−ｒ−面濃度とを総合した最適条件
を選択してこれを実現することが必要である。
を選択してこれを実現することが必要である。
（ｄ） 発明の目的
本発明（″トペテロ接合型Ｆ Ｅ Ｔの半導体基体のエ
ヒタギンヤル成長層を成長す７）ＶＣ際し、重子＠債層
の２次ノｉ痕往子ガスの移動度と面濃度とを総合１〜て
最適化することがｉｉＪ能な半導体装１１ｑの製造方法
を提供す４）ことを［］的とする。
ヒタギンヤル成長層を成長す７）ＶＣ際し、重子＠債層
の２次ノｉ痕往子ガスの移動度と面濃度とを総合１〜て
最適化することがｉｉＪ能な半導体装１１ｑの製造方法
を提供す４）ことを［］的とする。
（ｅ） 発明の構成
本発明の前記目的は、半導体基板しこ格子整合せしめて
、第１の半導体層と、該第１の半導体層に接Ｌ〜で該第
１の半導体層より「ｉＬ子親和力が小である第２の半導
体層と、該第２の半導体層に接してＡｉｌ記第１の半導
体層よりガス親、和刀が小であって。
、第１の半導体層と、該第１の半導体層に接Ｌ〜で該第
１の半導体層より「ｉＬ子親和力が小である第２の半導
体層と、該第２の半導体層に接してＡｉｌ記第１の半導
体層よりガス親、和刀が小であって。
−
かつトイ乙−不純物を含む第３の半導体層とに口成長し
、前記第３の半導体層より前記第１の半導体層に遷移す
る電子によって前記第１の半導体層の前記第２の半導体
層とのへテロ接合界面近傍に電子蓄積層を形成するに際
し、前記第１．第２及び第３の半導体！（至）のうち少
なくとも２つの半々寥体層は相互に異なる成長温度をも
って形成される半導体装置の製造方法により達成さｊ、
ろ。
、前記第３の半導体層より前記第１の半導体層に遷移す
る電子によって前記第１の半導体層の前記第２の半導体
層とのへテロ接合界面近傍に電子蓄積層を形成するに際
し、前記第１．第２及び第３の半導体！（至）のうち少
なくとも２つの半々寥体層は相互に異なる成長温度をも
って形成される半導体装置の製造方法により達成さｊ、
ろ。
先に示したヘテロ接合型Ｆ’ＥＴの半導体基体のエピタ
キシャル成長層の成長温度と２次元電子ガスの移動度及
び面濃度との・ｊｕ関の例を第２図に示す。第２図はノ
ンドープのＡ Ｉ Ｑ、３Ｇａ Ｏ，７Ａ Ｓスペーサ
層３ａの厚さを６（ｎｍ）、ｎ型Ａ１０．３ＧａＯ，７
−Ａｓ電子供給層３はシリコン（Ｓｉ）濃度を約２４１
８ＪＩｔ’ −３ ｘｉｏ （ｃｉ ）として、先に示した各エピ
タキシャル成長層をＧａＡｓ基板１上ＶＣ第２図の横・
１４１に乃 示す温度５００（００）及≠７２０〔０Ｃ〕の範囲内の
一定温度においてＭＢ、 Ｅ法によって順次成長させた
場合を示し、曲線へは電子移動度、曲線１３は電子面濃
度を表わす。
キシャル成長層の成長温度と２次元電子ガスの移動度及
び面濃度との・ｊｕ関の例を第２図に示す。第２図はノ
ンドープのＡ Ｉ Ｑ、３Ｇａ Ｏ，７Ａ Ｓスペーサ
層３ａの厚さを６（ｎｍ）、ｎ型Ａ１０．３ＧａＯ，７
−Ａｓ電子供給層３はシリコン（Ｓｉ）濃度を約２４１
８ＪＩｔ’ −３ ｘｉｏ （ｃｉ ）として、先に示した各エピ
タキシャル成長層をＧａＡｓ基板１上ＶＣ第２図の横・
１４１に乃 示す温度５００（００）及≠７２０〔０Ｃ〕の範囲内の
一定温度においてＭＢ、 Ｅ法によって順次成長させた
場合を示し、曲線へは電子移動度、曲線１３は電子面濃
度を表わす。
曲線Ａによって表わされる電子移動度は、成長温度６５
０（００，）及至７２０（００）程度の範囲で最も旨い
値を示す。こｆｌ、ば６５０（０Ｕ）程度より低い成長
温度においてはノンドープＧａＡｓ ４２に結晶成長
中により多くの意図しない不純物がとり込まハ１．また
７２０〔０Ｃ〕１呈度より高い成長源・距に幹いては成
長結晶内の欠陥が増加することによると判断される。
０（００，）及至７２０（００）程度の範囲で最も旨い
値を示す。こｆｌ、ば６５０（０Ｕ）程度より低い成長
温度においてはノンドープＧａＡｓ ４２に結晶成長
中により多くの意図しない不純物がとり込まハ１．また
７２０〔０Ｃ〕１呈度より高い成長源・距に幹いては成
長結晶内の欠陥が増加することによると判断される。
また曲線Ｂによって表わされる′ｉＩｔモ面ａ度は、力
成長温度が５７０〔０Ｃ〕及至６３０（００） 程度の
範囲で最も高い値を示す。こ−ｎはこの温度において、
ｎ型Ａｔ０．３０ａＯ，７Ａｓｉｉ子共給層３にドープ
されろ不純物Ｓ＋のＧａ 原子との置換が最も多く行な
われることによると判断さルる。
範囲で最も高い値を示す。こ−ｎはこの温度において、
ｎ型Ａｔ０．３０ａＯ，７Ａｓｉｉ子共給層３にドープ
されろ不純物Ｓ＋のＧａ 原子との置換が最も多く行な
われることによると判断さルる。
前記ν１１に見られる如く、電子蓄積層が形成されろツ
ノドープの半導体結晶層と、ドナー不純物をドーグする
１子供給層とは七の構成及び目的とする磯１毛の相違か
ら一般に最適成長温度も相違する。
ノドープの半導体結晶層と、ドナー不純物をドーグする
１子供給層とは七の構成及び目的とする磯１毛の相違か
ら一般に最適成長温度も相違する。
従ってヘテロ接合型ＰＥＴに用いる半導体基体の各エピ
タキシャル成長層を成長させる際に、従来の如く全エピ
タキシャル成長層を同一温度で成長されることなく、各
成長層について最適成長温度を選択することによって電
子移動度と電子面濃度とを総合した最適化が達成される
。
タキシャル成長層を成長させる際に、従来の如く全エピ
タキシャル成長層を同一温度で成長されることなく、各
成長層について最適成長温度を選択することによって電
子移動度と電子面濃度とを総合した最適化が達成される
。
本発明の実施に当っては１例えば前記例のノンドープＧ
ａＡｓ 層２及びこれとへテロ接合を形成するノンド
ープＡ Ｉ Ｏ，３Ｇａ ０．７Ａ ｓ スペーサ層３
ａとを第１群とし、口型Ａ Ｉ Ｏ，３Ｇ ａ ０．７
Ａ Ｓ Ｉ［子供給層３以降を第２群として、各群を
それぞ扛の最適成長温度で成長するなどの簡易化も可［
１目てある。
ａＡｓ 層２及びこれとへテロ接合を形成するノンド
ープＡ Ｉ Ｏ，３Ｇａ ０．７Ａ ｓ スペーサ層３
ａとを第１群とし、口型Ａ Ｉ Ｏ，３Ｇ ａ ０．７
Ａ Ｓ Ｉ［子供給層３以降を第２群として、各群を
それぞ扛の最適成長温度で成長するなどの簡易化も可［
１目てある。
（ｆ） 発明の実施例
以上本発明を実施例によし図面を参照して具体的に説明
する。
する。
第３図（ａｌ及び（ｂｌ ！は本発明の実施例を示す断
面図である。
面図である。
第３図（ａ）参照゛
（１００）面を主面とする半絶縁性ＧａＡｓ単結晶基板
１１上に、ノット−・プのＧａＡＳ ｊｆｊｊ １２
とノンドープのＡ Ｉ Ｏ，３Ｇａ０．７ＡＳ スペー
サ層１３ａとを順次エピタキシャル成長する。
１１上に、ノット−・プのＧａＡＳ ｊｆｊｊ １２
とノンドープのＡ Ｉ Ｏ，３Ｇａ０．７ＡＳ スペー
サ層１３ａとを順次エピタキシャル成長する。
本実施例においては通常のＭＢＥ装置を１吏用して、Ｇ
ａＡｓ 基板１１を温度約６８０（０（つ〕に加熱し
て、ツノドープの（、）ａＡｓ １４１２を厚さ約０
８μ （Ｚｌｎ）に成長し、次いでツノドープのＡＩＯ，３Ｇ
ａ−０、７Ａ Ｓ スペーサ層１３ａを厚さ約６〔旧
η〕に成長している。
ａＡｓ 基板１１を温度約６８０（０（つ〕に加熱し
て、ツノドープの（、）ａＡｓ １４１２を厚さ約０
８μ （Ｚｌｎ）に成長し、次いでツノドープのＡＩＯ，３Ｇ
ａ−０、７Ａ Ｓ スペーサ層１３ａを厚さ約６〔旧
η〕に成長している。
４３図（ｂ）参照
前記ノンドープのＡ Ｉ Ｏ，３Ｇａ Ｏ，７Ａｓ ス
ペーサ層１３ａの成長後、ＧａＡｓ基板１１の温度を約
５８０〔°Ｃ）に急激に低下させて、Ｓ＋を約２×１０
〔釧〕の濃度にドープしたｎ型Ａｌ Ｏ，３Ｇａ０．７
Ａｓ１戊子洪給層１３を厚さ約６０（ｎｍ）ｖ−成長し
、次いでこれと同一６１度ｉｃ Ｓ ＋をドープしたｎ
型Ｇａ −ＡＳＳイヤプ層１４を厚さ約１０ （ｎｍ）
に向是している。なお】５はノンドープＧａＡＳ層］−
２の、ノンドープＡ Ｉ ０．３Ｇａ０．７ＡＳ ｙ：
、ペーサ／１１３ａとの界面近傍に形成された電子蓄積
層を示す。
ペーサ層１３ａの成長後、ＧａＡｓ基板１１の温度を約
５８０〔°Ｃ）に急激に低下させて、Ｓ＋を約２×１０
〔釧〕の濃度にドープしたｎ型Ａｌ Ｏ，３Ｇａ０．７
Ａｓ１戊子洪給層１３を厚さ約６０（ｎｍ）ｖ−成長し
、次いでこれと同一６１度ｉｃ Ｓ ＋をドープしたｎ
型Ｇａ −ＡＳＳイヤプ層１４を厚さ約１０ （ｎｍ）
に向是している。なお】５はノンドープＧａＡＳ層］−
２の、ノンドープＡ Ｉ ０．３Ｇａ０．７ＡＳ ｙ：
、ペーサ／１１３ａとの界面近傍に形成された電子蓄積
層を示す。
かかる本発明の実施例によυ形成された半導体基体を試
料■とする。
料■とする。
また比較試料として、ＧａＡｓ 基板１】及び各層
エピタキシャル成長層１２及至１４を、成長温度を全エ
ビタギシャル成艮１茜（ｒ’ｒ（ついて約５８０（“Ｃ
〕戊い（Ｚ、を約６８０ （”Ｃ）の一定温度とするこ
と以外口、同一・ｐ件どした半導体基体を準備した。成
長７１１に度を５８０ （°゛ｅ）一定として形成した
半導体基体を試料１１成長温度を６８０ （Ｔ、’）一
定として形成した半導体基体？試材■とする。こり）成
−１是温度を約６８０〔Ｃ〕とした比較試料■は従来一
般にヘテロ接合型Ｆ ＥＴに用いられている半導体基体
に相当する、前記実施例による試料及び比較試料Ｖこつ
いて電子＃動度及び電子面濃度をホール効果を利用して
測定した結果を第１表及び第２表に示す。第１表は成長
温度と′４子移動度との関係を示し、また第２表は成長
温度と「Ｅ積面濃度との関係を示す。
ビタギシャル成艮１茜（ｒ’ｒ（ついて約５８０（“Ｃ
〕戊い（Ｚ、を約６８０ （”Ｃ）の一定温度とするこ
と以外口、同一・ｐ件どした半導体基体を準備した。成
長７１１に度を５８０ （°゛ｅ）一定として形成した
半導体基体を試料１１成長温度を６８０ （Ｔ、’）一
定として形成した半導体基体？試材■とする。こり）成
−１是温度を約６８０〔Ｃ〕とした比較試料■は従来一
般にヘテロ接合型Ｆ ＥＴに用いられている半導体基体
に相当する、前記実施例による試料及び比較試料Ｖこつ
いて電子＃動度及び電子面濃度をホール効果を利用して
測定した結果を第１表及び第２表に示す。第１表は成長
温度と′４子移動度との関係を示し、また第２表は成長
温度と「Ｅ積面濃度との関係を示す。
第１表
・訂２表
第１−賢及び第２表から明らかななる如く、従来行なわ
れている成長層Ｉｆ ６８０ （”ＣＩ試料釦において
（’：Ｊ、 ’ｈ子移動度は大きいが電子面濃度は最大
値から大きく低Ｆ（〜でいるのに対し７て２本発明の方
法（試料１）ｖｒｃ、Ｊ： ｔｌ、ぽ重子移動度と電子
面濃度との双方について最大値に近い大きいｌ１ＩＬが
鴎ら肛ている。
れている成長層Ｉｆ ６８０ （”ＣＩ試料釦において
（’：Ｊ、 ’ｈ子移動度は大きいが電子面濃度は最大
値から大きく低Ｆ（〜でいるのに対し７て２本発明の方
法（試料１）ｖｒｃ、Ｊ： ｔｌ、ぽ重子移動度と電子
面濃度との双方について最大値に近い大きいｌ１ＩＬが
鴎ら肛ている。
以−Ｌ説明した実施例はエピタキシャル成長層ばＧ ａ
Ａ ｓ ／Ａ Ｉ Ｇ ａＡ ｓ系結晶によって形成さ
れでいるが、他の半導体結晶を用いる場合についても木
兄り」ン適用［ヅＣ同様の効果が訃ら几、またエピタキ
シャル成長方法についても＋ｉｉ前記泉施例にｔへいて
適用したＭＦＪＥ法のみならず、有機金１１Ａ熱分解気
相成長方法等についても同様の効果が鴎られろ。
Ａ ｓ ／Ａ Ｉ Ｇ ａＡ ｓ系結晶によって形成さ
れでいるが、他の半導体結晶を用いる場合についても木
兄り」ン適用［ヅＣ同様の効果が訃ら几、またエピタキ
シャル成長方法についても＋ｉｉ前記泉施例にｔへいて
適用したＭＦＪＥ法のみならず、有機金１１Ａ熱分解気
相成長方法等についても同様の効果が鴎られろ。
（ｇ） 発明の詳細
な説明した如く本発明によって、ヘテロ接合型ＦＰＪ’
ｒの半導体基体のｒＥ子蓄積層が形成さｉｉ、ろノンド
ープの半導体層及びこれとへテロ接合するノンドープの
スペーサ層並びにドナー不純物をドープした底積供給層
等について、そのエピタキシャル成長温度を最適＋ｉｉ
ｖｃ選択することにより、重子移動度及び４−子面ａ
度の増大、最適ｆヒ乃Ｓ可謂となる結果、ヘテロ接合型
ＦＥＴについて動作速ｒ！５Ｊ利優等の緒特性の改溶、
最適化を進展さすることかできろ。
ｒの半導体基体のｒＥ子蓄積層が形成さｉｉ、ろノンド
ープの半導体層及びこれとへテロ接合するノンドープの
スペーサ層並びにドナー不純物をドープした底積供給層
等について、そのエピタキシャル成長温度を最適＋ｉｉ
ｖｃ選択することにより、重子移動度及び４−子面ａ
度の増大、最適ｆヒ乃Ｓ可謂となる結果、ヘテロ接合型
ＦＥＴについて動作速ｒ！５Ｊ利優等の緒特性の改溶、
最適化を進展さすることかできろ。
度及び′−子而面度との相関の例を示す図表、第３図（
ａ）及び（ｂ）は本発明の実施例を示す断面図であり図
にオ？いｆ、１１は半絶縁性Ｇ ａ Ａ ｓ基板、１２
はノンドープ（） ａ Ａ ｓ 層、１３ａＪ、Ｊ：
ノンドープＡ１−０．３Ｇａ０．７Ａｓ スベ・−サ
層、 １３ ｒ、Ｊ：、 ｎ 型Ａ ｌ Ｏ，：３（）
−ａ Ｏ，７Ａ Ｓ 社子洪給Ｉｉ 、 １．４はｎ
型ＧａＡｓキＶツブ層を示す。 １−２．−′−Ｉ暮 代理人 弁理士 松 岡 宏四部 、−・、ｆＬ、−
１’−：、、：：＋ 第１ 間 竿２閲 氏長温戻 〔°Ｃ］ 第３ 閃 （ａ）
ａ）及び（ｂ）は本発明の実施例を示す断面図であり図
にオ？いｆ、１１は半絶縁性Ｇ ａ Ａ ｓ基板、１２
はノンドープ（） ａ Ａ ｓ 層、１３ａＪ、Ｊ：
ノンドープＡ１−０．３Ｇａ０．７Ａｓ スベ・−サ
層、 １３ ｒ、Ｊ：、 ｎ 型Ａ ｌ Ｏ，：３（）
−ａ Ｏ，７Ａ Ｓ 社子洪給Ｉｉ 、 １．４はｎ
型ＧａＡｓキＶツブ層を示す。 １−２．−′−Ｉ暮 代理人 弁理士 松 岡 宏四部 、−・、ｆＬ、−
１’−：、、：：＋ 第１ 間 竿２閲 氏長温戻 〔°Ｃ］ 第３ 閃 （ａ）
Claims (1)
- 【特許請求の範囲】 半導体基板に格子整合せしめて、第１の半導体層と、該
第１の半導体層に接して該第１の半導体層より電子親和
力が小である第２の半導体層と。 該第２の半導体層に接して前記第１の半導体層よＬ 六
− リ電子親和力が小であって、かつ子−禾純物を含む第３
の半導体層とを成長し、前記第３の半導体層よシ前記第
１の半導体層に遷移する電子１／Ｃ，１：つて前記第１
の半導体層の前記第２の半導体層とのへテロ接合界面近
傍に電子蓄積層を形成するに際し、前記第１．第２及び
第３の半導体層のうち少なくとも２つの半導体層は相互
に異なる成長温度をもって形成されることを特徴とする
半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57216448A JPS59106158A (ja) | 1982-12-10 | 1982-12-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57216448A JPS59106158A (ja) | 1982-12-10 | 1982-12-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59106158A true JPS59106158A (ja) | 1984-06-19 |
Family
ID=16688684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57216448A Pending JPS59106158A (ja) | 1982-12-10 | 1982-12-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59106158A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6012773A (ja) * | 1983-07-02 | 1985-01-23 | Agency Of Ind Science & Technol | 半導体素子の製造方法 |
-
1982
- 1982-12-10 JP JP57216448A patent/JPS59106158A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6012773A (ja) * | 1983-07-02 | 1985-01-23 | Agency Of Ind Science & Technol | 半導体素子の製造方法 |
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