JPS5911446A - 乗算器 - Google Patents
乗算器Info
- Publication number
- JPS5911446A JPS5911446A JP57122508A JP12250882A JPS5911446A JP S5911446 A JPS5911446 A JP S5911446A JP 57122508 A JP57122508 A JP 57122508A JP 12250882 A JP12250882 A JP 12250882A JP S5911446 A JPS5911446 A JP S5911446A
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- Japan
- Prior art keywords
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- multiplier
- adder
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- Prior art date
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- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
Landscapes
- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明に計算機などのグイジタル乗算器に関するもので
ある。
ある。
従来、この種の装置として、第１図に示すものがあった
。第１図において（１，１ｓ （２）はｎビットのレジ
スタ、（２）Ｕ２ｎビットの全加算器、（４）Ｕ２ｎピ
ントのレジスタ、（６）にシフトタイミング発生器を示
し、該構成を備える従来の乗算器において、ｎビットの
２つの数π、ｙの積Ｚｉ算出する場合について以下説明
する。
。第１図において（１，１ｓ （２）はｎビットのレジ
スタ、（２）Ｕ２ｎビットの全加算器、（４）Ｕ２ｎピ
ントのレジスタ、（６）にシフトタイミング発生器を示
し、該構成を備える従来の乗算器において、ｎビットの
２つの数π、ｙの積Ｚｉ算出する場合について以下説明
する。
先ず、レジスタ（ｉ） ｅ （２） ｅ（４）の内容全
クリアし一レジスタ（１）にπ、レジスタ（２）にｖｖ
ｉ−セットする。
クリアし一レジスタ（１）にπ、レジスタ（２）にｖｖ
ｉ−セットする。
次にレジスタ（２）の右端のピントが１であればレジス
タ（４）の内容とレジスタ（１）の内容を全加算器（８
）で加算し、その結果？レジスタ（４）にストアし、レ
ジスタ（４）の内容會１ビット右ヘシフトする。もしレ
ジスタ（２）の右端のピントが０であｎば全加算器（８
）による加算に行なわずレジスタ（４）の内容のみを右
へ１ピントシフトする。
タ（４）の内容とレジスタ（１）の内容を全加算器（８
）で加算し、その結果？レジスタ（４）にストアし、レ
ジスタ（４）の内容會１ビット右ヘシフトする。もしレ
ジスタ（２）の右端のピントが０であｎば全加算器（８
）による加算に行なわずレジスタ（４）の内容のみを右
へ１ピントシフトする。
次ニ、レジスタ（２ンの内容を１ピント右へシ７トレ前
述の操作音くり返す。このような操作をｎ回〈り返丁こ
とにエリ、レジスタ（４）にＺＸｌｌのデータが作られ
乗算が完了する。
述の操作音くり返す。このような操作をｎ回〈り返丁こ
とにエリ、レジスタ（４）にＺＸｌｌのデータが作られ
乗算が完了する。
しかるに、従来の乗算器は以上のような方式で積を算出
するため、にビットの数Ｘ、νの積金求めるには、ｎ回
の同じ手続き（シフトと加算）を行う必要があり１乗算
時間が長くかかる欠点がめつ几。
するため、にビットの数Ｘ、νの積金求めるには、ｎ回
の同じ手続き（シフトと加算）を行う必要があり１乗算
時間が長くかかる欠点がめつ几。
そこで、本発明は上記の１うな従来の欠点を除去するた
めになさ九たもので、複雑な回路？必要とせず短時間に
、基本的には構成素子のもつ最大速度で乗算結果を得る
ことができる乗算器？提供することを目的としている。
めになさ九たもので、複雑な回路？必要とせず短時間に
、基本的には構成素子のもつ最大速度で乗算結果を得る
ことができる乗算器？提供することを目的としている。
以下５本発明の一実施例全第２図について説明する。第
２図に訃いて（６） ｌ ＜７）はｎビットの２進数ｘ
、ｖがそれぞれセットされるｎビットでなるＸレジスタ
とＸレジスタ５（Ｓ）ａ該Ｘレジスタ（６）とＸレジス
タ（γ）の内容全加算するｎ＋１ピントでなる第１の全
加算器、（９） ｓ叫、ｏｌ）はそれぞれ上記レジスタ
（６） 、 （γ）と全加算器（８）の内容の二乗値Ｚ
”＊ ｕ”＊（ｚ＋ｙ）”ｅ求める読出し専用メモリ（
以下ＲＯＭと称す）、（２）にＲＯＭ（９）と叫の内容
全加算する第２の全加算器、 （１Ｂ）はＲＯＭαηと
全加算器（四との内容に基いて積Ｘν奮求めるｎ＋１ピ
ントでなる減算器を示しておυ、これら図示構成におい
ては、ｎビットの数２．νの積を求める場合に以下の式
全応用することで簡単に計算できるものである。
２図に訃いて（６） ｌ ＜７）はｎビットの２進数ｘ
、ｖがそれぞれセットされるｎビットでなるＸレジスタ
とＸレジスタ５（Ｓ）ａ該Ｘレジスタ（６）とＸレジス
タ（γ）の内容全加算するｎ＋１ピントでなる第１の全
加算器、（９） ｓ叫、ｏｌ）はそれぞれ上記レジスタ
（６） 、 （γ）と全加算器（８）の内容の二乗値Ｚ
”＊ ｕ”＊（ｚ＋ｙ）”ｅ求める読出し専用メモリ（
以下ＲＯＭと称す）、（２）にＲＯＭ（９）と叫の内容
全加算する第２の全加算器、 （１Ｂ）はＲＯＭαηと
全加算器（四との内容に基いて積Ｘν奮求めるｎ＋１ピ
ントでなる減算器を示しておυ、これら図示構成におい
ては、ｎビットの数２．νの積を求める場合に以下の式
全応用することで簡単に計算できるものである。
ｚｙ＝（（ｚ＋ｙ）”−（ｚ’＋１１”））／２すなわ
ち、第２図において、先ずレジスタ（６）。
ち、第２図において、先ずレジスタ（６）。
（γ）にＸ、νをそれぞれセットするとｓ ＲＯＭ （
９） ｓ叫、 （１１）にはアドレスに対応した２乗の
値が出力されるようにデータが書かれておりｍＸｔＹレ
ジスタ（６） ＊ ＜γンにセットされているｘ、ｖは
加算器（８）で加算さ九てその２乗の値（ｘ ＋ｙ ）
” がＲＯＭα刀から出力され、ま几ＲＯＭ （９）
お工び輛と加算器（１２１に工り（ｃ２＋ ｙ２）
が求めらｎる工うになる。そしてこの２つの結果と減算
器（ｌａｌに工り２ｚｖが求められ、この結果、下１ビ
ラトラ小数点以下とすれば２＋ｙの積が求められること
になる。すなわち。
９） ｓ叫、 （１１）にはアドレスに対応した２乗の
値が出力されるようにデータが書かれておりｍＸｔＹレ
ジスタ（６） ＊ ＜γンにセットされているｘ、ｖは
加算器（８）で加算さ九てその２乗の値（ｘ ＋ｙ ）
” がＲＯＭα刀から出力され、ま几ＲＯＭ （９）
お工び輛と加算器（１２１に工り（ｃ２＋ ｙ２）
が求めらｎる工うになる。そしてこの２つの結果と減算
器（ｌａｌに工り２ｚｖが求められ、この結果、下１ビ
ラトラ小数点以下とすれば２＋ｙの積が求められること
になる。すなわち。
図示構成においては、従来例の工すなタイミング発生器
全必要とせずに積ｘｖを求めることができ。
全必要とせずに積ｘｖを求めることができ。
まｍ、その乗算を基本的には構成要素の最大速度で高速
に行い得る。
に行い得る。
以上の工うにこの発明によれば、加算器とＲＯＭＫより
乗算器全構成したので、複雑なタイミング発生器を必要
とせず、′また演算スピードも高速なものとなる。
乗算器全構成したので、複雑なタイミング発生器を必要
とせず、′また演算スピードも高速なものとなる。
第１図は従来の乗算器を示すブロック図、第２図は本発
明の一実施例による乗算器全示すブロック図である。 （６） ？ （７） ：レジスタ （８） ＄ １１
２） ：全加算器（９）、叫、（１η：ＲＯＭＱＢ）：
減算器代理人 葛 野 信 −
明の一実施例による乗算器全示すブロック図である。 （６） ？ （７） ：レジスタ （８） ＄ １１
２） ：全加算器（９）、叫、（１η：ＲＯＭＱＢ）：
減算器代理人 葛 野 信 −
Claims (1)
- ｎビットの２進数ｚ、ｖの積Ｚｆ求める乗算器において
、上記ｎビットの２進数ｘ、ｙがそれぞれセットさｎる
ＸレジスタとＸレジスタの内容を加算する第１の全加算
器、該ＸレジスタとＸレジスタ及び第１の全加算器の各
値の二乗’Ｃ２＋ｕＱｓ（ｚ＋ｙ）”ｋそれぞれ求める
各読出し専用メモリ、ｎビットの２進数の各二乗値ｘ”
＊ｖ”ｋ加算する第２の全加算器、及び第２の全加算器
による加算値ｘ３＋２ と上記読出し専用メモリから
得られるχ、Ｖの加算値の二乗値（ｚ＋ｙ）” とに
基いて上記ｎビットの２進数ｘ、ｖの積Ｚｆ得る減算器
力・ら構成したことを特徴とする乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57122508A JPS5911446A (ja) | 1982-07-12 | 1982-07-12 | 乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57122508A JPS5911446A (ja) | 1982-07-12 | 1982-07-12 | 乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5911446A true JPS5911446A (ja) | 1984-01-21 |
Family
ID=14837578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57122508A Pending JPS5911446A (ja) | 1982-07-12 | 1982-07-12 | 乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911446A (ja) |
-
1982
- 1982-07-12 JP JP57122508A patent/JPS5911446A/ja active Pending
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