JPS5939773B2

JPS5939773B2 - 対数関数の演算方式

Info

Publication number: JPS5939773B2
Application number: JP976577A
Authority: JP
Inventors: 浩門田
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1977-02-02
Filing date: 1977-02-02
Publication date: 1984-09-26
Also published as: JPS5395542A

Description

【発明の詳細な説明】本発明は計算機の対数関数の演算方式に関し、特に任意
正数ｘに対する１０を底とする対数関数ｋｇ１０Ｘを演
算する方式に関するものである従来、１０を底とする対
数関数ｌｏｇ１ｏＸを演算する方式として代表的なもの
に、例えばｌｎ（１＋Ｙ）＝Ｙ−Ｙ２／２＋Ｙ３／
３＋・・・・・・＋（−１）ｎ−ＩＹｎ／ｎ＋・・
・・・・（１）ただし、０≦Ｙ＜１で表わされる近似
式を用いてまず自然対数ｌｎＸを求め、しかる後にその
結果を１ｎ１０＝２．３０２５８５０９・・・・・・で
除算し、その商をｌｏｇ１ｏＸの関数値とするものがあ
る。

しかしながら、この方式によると（１）式を適用するに
あたつては、０≦Ｙ＜１の制限があり、このため種々の
前処理を必要とするという欠点があつた。本発明の目的
は従来の方式に比べて前処理のみならず全体的な処理が
少なくしかも簡単で従つて演算速度も速い対数関数の演
算方式を提供することにある。

本発明の別の目的は高精度の演算結果が得られる対数関
数の演算方式を提供することにある。

通常、対数関数等を含む科学技術計算を取り扱う計算機
における内部データは正規化された固定ｄ−Ｂ５ｌ点表
示された構造を有する。これを数式により表現すれば、
ｘ＝ｘ×１０Ｎ（２）ただし、】≦１ｘ１＜１０、、Ｎ＝整数となる。

（１式においてｘが仮数部でありＮが指数部である。す
なわち、内部データは仮数部ｘと指数部Ｎとを独立して
持つている。本発明はこのデータ構造に着目し入力され
る真数データの仮数部と指数部とに別処理を施して対数
関数値を得ようとするものである。

入力される真数値Ｘ＆刻時式で表わされる。

（２）式において真数Ｘ＞０であるので、ｘ＞０である
。（２）式の両辺の対数をとると、が成立する。

右辺のＮは（２）式の指数部Ｎであり、整数値である。
一方、１Ｃｇ１０Ｘの項は１≦ｏ〈１０であるので１〉
１Ｃｇ１０Ｘ≧０すなわち小数値であることがわかる。
すなわち、被演算数Ｘの指数部Ｎをそのまま演算結果の
整数部とすべく処理し、他方被演算数Ｘの仮数部ｘにつ
いての対数値を求めてこれを演算結果の小数部とすべく
処理することによつて、被演算数Ｘに対する対数関数値
を容易に求めることができる。

しかも仮数部Ｘは１≦ｘ〈１０であるので、例えばＨａ
ｓｔｉｎｇｓの近似公式（Ｈａｓｔｉｎｇｓ著、竹内均
訳、東京図書１９７３年発行の『電子計算機のための近
似計算法』の１２９頁から１３１頁参照）を用いれば、
わずかの処理のみで１（ＧｌＯＸが求まる。

次に図面を用いて本発明の一実施例を説明する。

第１図は本発明を実施するためのハードウエアを示した
ものである。図において、１ａと１ｂとを含む部分は最
終的に演算結果が格納される循環保持型のＺレジスタ、
２は循環保持型のｗレジスタである。Ｚレジスタは通常
はデータ線Ｃ，ｂを通じて保持されているが、右シフト
命令が発生すると最下位桁（４ビツト）１ｂを除いたデ
ータパスＡ，ｂが開き一桁右シフトを行う。３は真数Ｘ
として入力される数値の仮数部と指数部とを別処理する
命令が格納されている読み出し専用メモリ（以下ＲＯＭ
と称す）、４はＲＯＭ３の番地を逐次指定するアドレス
レジスタ（以下ＡＲと称す）、５はＲＯＭ３の出力を解
読する命令デコーダ（以下１Ｄと称す）、Ｇ１〜Ｇ５は
ＩＤ５の出力Ｉｎｓｔ．により開閉するゲート、６はＺ
レジスタあるいはｗレジスタの処理すべき桁を指定する
タイミングを発生するタイミング発生器、７はｗレジス
タの内容に゛１゛を１０進加算するための加算回路、８
はＺレジスタの内容が１ｔ０１であるかどうかを判断じ
Ｏ゛であればその出力でＡＲ４を修飾する判定回路であ
る。

９はＺレジスタの内容を左シフトするための１桁分（４
ビット）のレジスタ、１０はｗレジスタの内容を左シフ
トするための１桁分（４ビツト）のレジスタで、左シフ
ト命令が発生すると一桁分余計に循環するためレジスタ
１あるいは２は左シフトされる。

１１は１０を底とする対数値を演算するための対数演算
器である。

Ｚレジスタ１ａ，１ｂ．Ｗレジスタ２はそれぞれ第３図
１の如くＤ１〜Ｄ８の８桁（３２ビツ（へ）より構成さ
れ、このうちＤ１〜Ｄ６が仮数データ格納部（それぞれ
二ーモニツクＺＭ，ＷＭで表わす）またＤ７，Ｄ８が指
数データ格納部（それぞれ二ーモニツクＺＥ，ＷＥで表
わす）である。

第３図１に示すごとく、データの固定小数点位置をＤ６
として、ｗレジスタに０．Ｚレジスタに２Ｘ１０１２の
データが初期値として格納されている。この初期状態よ
り第２図に示したフローチヤートに従つて１０ｇ１０（
２Ｘ１０１２）を求めよう。以下、第２図のステツプ１
から順に説明する。（ステツプ１）Ｚレジスタの仮数
データをｗレジスタに転送するためＺＭ＋ＷＭの命令が
出される。

ＲＯＭ３の出力はＩＤ５で解読される。ＩＤ５はその出
力によつてタイミング発生器６にＤ，〜Ｄ６に相当する
タイミングを発生させると同時にゲートＧ３およびＧ４
を開かせる。従つてＺＭの内容は信号線ｅを通じてｗレ
ジスタ２のＷＭに転送される。第３図２はこのステツプ
１の命令が実行された後の各レジスタの内容を表わしｗ
レジスタには２Ｘ１０レが格納されていることになる。
（ステツプ２）１０ｇ１０Ｗ＋Ｗなる命令が出される
。すなわち、ｗレジスタ２の内容を入力とする対数演算
を行うとともにこの演算結果を再びＷレジスタに格納す
る。このステツプにおけるデータの流れは、２→Ｇ５→
ｋ→１１→ｎ→Ｇ４→２である。第３図３はこのステツ
プ２の命令が実行された後の各レジスタの内容を表わし
、データの小数点がＤ６に固定されているのでＷレジス
タには１０ｇ１０２−０．３０１０３が格納されている
ことになる。（ステツプ３）Ｗの仮数部を再びＺへ移
すためＷＭ−＋ＺＭなる命令を実行する。

このステツプにおけるデータの流れは、２→Ｇ５→ｊ＋
Ｇ１→１である。第３図４にこのステツプ３の命令が実
行された後の各レジスタの内容を示す。（ステツプ４）
ＺＥ＝０？という判定命令が出される。

ＺＥの内容がＯ、すなわち整数部が存在しない場合、こ
れで演算は終了である。Ｏでない場合と区別するために
、判定回路８によつてＺＥの内容がＯであるかを判定す
る。この時のデータの流れは、１→Ｇ３→ｄ→８である
。Ｏであると判定回路８よりｈを通じアドレスレジスタ
４を修飾し演算終了ルーチンヘアドレスを設定する。（
ステツプ５）ＺＭ−＋ＬＳなる命令が出される。ＺＥ
の内容がＯでない場合整数部が存在するため、Ｚレジス
タの仮数部すなわち小数部データとＺＥの内容を結びつ
けるためにＺＭを１桁左シフトする。このステツプにお
けるデータの流れは、１→Ｇ３→ｆ→９→ｇ→Ｇ１→１
である。第３図４が左シフト前、第３図５がシフト後の
レジスタの内容である。（ステツプ６）ＺＤ８＝０？
という判定命令が出される。

ＺＥ．．の内容が演算結果の整数部であるため、正規化
するためにＺＥの内容をＺＭとともに右シフトし仮数部
へ移す必要がある。この場合、ＺＥが２桁ならば２桁、
１桁（ＺＤ８＝０）ならば１桁の右シフトが必要であり
、その区別をつけるためＺＤ８＝Ｏの判定をしＯならば
ステツプ９ヘアドレスを移す。（ステツプ７および８）
Ｚ→ＲＳなる命令によりｚを右シフトする。

このときのデータの流れは、１ａ−＋Ｇ２→ａ→ｂ→Ｇ
１→１ａである。同時にＷＥ＋１４ＷＥ．なる命令によ
りシフト回数をＷＥに記憶するためにＷＥに゛１゛を加
算する。このときのデータの流れは、２→Ｇ５→ｓぅ７
ぅＴ４Ｇ４→２であり、第３図６がその結果である。こ
のステツプ７、８はＺＤ８＝０の時は実行されない。（
ステツプ９）ステツブ７と同じ動作をする。

第３図７がその結果を表わし、Ｚレジスタには１．２３
０１０、ＷＥにはその指数部０１が格納されている。（
ステツプ１０）ＷＥ→ＺＥなる命令が出される。

ＷＥに格納されているデータをＺＥに転送し、Ｚレジス
タに１０ｇ１０（２Ｘ１０１２）の演算結果として１．
２３０１０Ｘ１００１が格納される。この状態を第３図
８に示す。以上の説明から明らかなように、本発明によ
れば前処理のみならず全体的な処理が従来方式に比べて
極めて少なくかつ簡単で従つて演算速度も速いという効
果を有する。

【図面の簡単な説明】

第１図は本発明を実施するためのハードウエアの一例を
示したプロツク図、第２図は本発明の演算方式のフロー
チヤートを示した図、第３図１〜８は第２図のフローチ
ヤートの８時点におけるＺレジスタおよびＷレジスタの
内容を示した図である。１ａおよび１ｂ・・・・・・最終的に演算結果が格納さ
れるＺレジスタ、２・・・・・・Ｗレジスタ、３・・・
・・・真数Ｘとして入力される数値の仮数部と指数部と
を別処理する命令が格納されている読み出し専用メモリ
（ＲＯＭ）、４・・・・・・アドレスレジスタ（ＡＲ）
、５・・・・・倫令デコーダ（ＩＤ）、６・・・・・・
タイミング発生器、７・・・・・・Ｗレジスタの内容に
゛１゛を加算するための加算回路、８・・・・・・判定
回路、９および１０・・・・・・左シフト用の一桁分（
４ビツト）のレジスタ、１１・・・・・・１０を底とす
る対数値を演算するための対熱演算器、Ｇ１〜Ｇ５・・
・・・・ゲート。

Claims

【特許請求の範囲】

１任意正数Ｘを真数とし１０を底としてｌｏｇ＿１＿
０Ｘと表わされる対数関数の演算方式において、演算結
果を格納するための演算結果格納手段と、１０を底とす
る対数値を演算するための演算手段と、上記真数として
入力される数値の仮数部と指数部とを別処理する命令が
格納されている命令格納手段とを備え、上記命令格納手
段の命令により、上記仮数部に対しては上記演算手段に
対数値を演算させ該対数値を上記演算結果の小数部とし
て上記演算結果格納手段に格納させるが、上記指数部に
対しては上記演算手段に演算を行なわせることなく上記
演算結果の整数部として上記演算結果格納手段に格納さ
せるようにしたことを特徴とする対数関数の演算方式。