JPS5911595A - スキヤンパス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する技術分野の説明 本発明は、データ処理装置に於けるスキャンパス制御装
置に関じ、特に異なるスキャン機能を有する記憶素子を
同一のスキャンパスとしたデータ処理装置のスキャンパ
ス制御装置に関する。

従来技術の゛説明 従来、記憶素子のスキャン機能の構成には、フリップフ
ロップの様々素子でデータビットをシリアルに接続し、
クロック毎に１ビツトシフトする構成ものと、メモリ素
子等に適用され、スキャン用アドレスカウンタを備え、
スキャンクロックによってアドレスを歩進し、対応する
ビットの書込み（スキャンイン）／読出しくスキャンア
ウト）を行なう構成のものがおる。前者の構成のスキャ
ン機能の動作は簡単なので省略して１次に後者の構成の
スキャン機能について詳しく説明する。

第１図は、スキャン動作前のスキャンパスの状態を示す
図である。１はスキャンインデータ。

１１はスキャンインデータ信号（ＳＩ）線、２は記憶素
子でこの例では、４ビツトのメモリ２−２を有し、２−
１はスキャン用のアドレスカウンタ（ＡＤＤ　Ｃ０ＵＮ
ＴＥＲ）で加算器が付加されておシ、信号線２１からの
クロック（ＣＬＫ）によってアドレスカウンタ２−１の
内容が１加算され９本カウンタ２−１の出力により、メ
モリ２−２の書込みアドレスと読出しアドレスを指示し
ている。書込みアドレス及び読出しアドレスはメモリ２
−２の上部に記しである。２２はメモリ２−２からの読
出しデータ信号線、即ちスキャンアウトデータ信号（ｓ
ｏ）線、３はスキャンアウトデータである。

第２図は、スキャン動作後のスキャンパスの状態を示す
図で１図の番号は第１図と対応する。

次に第１図、第２図を参照してスキャン動作について説
明する。

第１図に示す様に、スキャン前にはメモリ２−２の０番
地にａ、１番地にす、２番地にｃ、３番地にｄのデータ
が格納されておシ、スキャンインデータ１としてＷ、Ｘ
、ｙ、Ｚが記憶素子２の外部から用意され、データＷが
信号線１１にＳＩとして出力されている。一方、スキャ
ン用アドレスカウンタ２−１は「０」にクリアされてい
るので０番地の内容ａが信号線２２にＳＯとして出力さ
れている。この状態で信号線２１からクロックが１個与
えられると、ＳＩなるデータＷがメモリ２−２の０番地
に書込まれ、ＳＯなるデータａがスキャンアウトデータ
３として取ｐ出されると同時に、アドレスカウンタ２−
１は「１」にカウントアツプし、１番地のデータｂが信
号線２２にＳＯとして出力される。この様に、クロック
が与えられる毎に順次データビットをスキャンイン／ア
ウトする。

クロックが４個与えられた後は、第２図に示される様に
、メモリ２−２の０番地にｗ　、　１番地にＸ。

２番地にｙ＋３番地に２が格納され、スキャン前の内容
ａ、ｂ、ｃ、ｄ　　は記憶素子２の外部へスキャンアウ
トデータ３として取り出される。

以上説明した動作のタイムチャートを第３図に。

状態遷移図を第３−１図に示しである。また上の説明で
は動作の理解を容易にするためにスキャンインデータと
スキャンアウトデータを異々るものとしである。

さて次に、上述した２種類のスキャン機能を備えた記憶
素子を多数使用したデータ処理装置にっいて述べる。こ
のような装置に障害が発生し、ログアウトするときには
２次の処理を続行または再処理するために、装置をログ
アウト前の状態にもどすためのりカバ処理が必要である
。このリカバ処理を高速に行なう手段としてスキャンパ
スのスキャンアウトとスキャンインヲ直接接続して、ス
キャンアウトを行ないながら並行してリカバの為のスキ
ャンインを行なうことが考えられる。しかシ、同一スキ
ャンパス内に前記の異なるスキャン機能を備えた記憶素
子が混在する場合、単にスキャンアウトとスキャンイン
を接続したのではりカバ処理が正しく行なわれない。以
下にこの理由を説明する。

第４図はスキャン動作前のスキャンパスの状態を示す図
でちる。５はスキャン単位、２は前記スキャン用アドレ
スカウンタ２−１を有する記憶素子、４は前記シリアル
接続のスキャンパスを有する記憶素子である。

第５図はスキャン動作後（リカバ処理後）のスキャンパ
スの状態を示す図で２図の番号は第４図と対応している
。

次に第４図、第５図を参照して上記スキャンパスにおけ
るスキャン動作について説明する。

第４図に示す如く、スキャン前には記憶素子４にデータ
ａ、ｂが記憶素子２にデータＣ％　ｆが格納されており
、データａがＳＯ及びＳＩとして出力されている。また
アドレスカウンタ２−１は「０」なのでデータＣが読出
されて記憶素子４へ出力されている。この状態でクロッ
クが１個与えられると、記憶素子２の状態は０番地にデ
ータａが格納され、他の番地は変ら々い。また記憶素子
４の状態は１ビツトシフトされす、ｃに変化する。

この様にしてクロックが４個与えられた後、記憶素子２
の状態は、０番地にデータａ、１番地にデータｂ°、２
番地にデータｃ、３番地にｄが格納され、記憶素子４に
はデータｅ、ｆが格納される。

このときアドレスカウンタはｒＯＪにもどっている。さ
らにクロックを２個与えて全ビットのスキャンが終了し
ても、第５図に示される様に、記憶素子２は０番地にｅ
、１番地にｆ、２番地にｅ、３番地にｄとなシ、第４図
のスキャン前の状態にもどらない。これはアドレスカウ
ンタ２−１とスキャンインデータの対応が取れなくなる
事が原因であることは明白である。以上説明した動作の
タイムチャートを第６図に、状態遷移図を第６−１図に
示す。

従って、従来上記２種類のスキャン機能を有する記憶素
子を含む装置のスキャンパスｔｒｉ　＋　同”ス内で上
記記憶素子を混在することは困難なので。

同一スキャン機能を有する記憶素子のみを同一パスに接
続し、別のスキャン機能を有する記憶素子は別のパスと
して構成していた。しかし、別パスに構成すると、スキ
ャン単位にスキャンイン／アウトするデータの信号類の
増大、スキャン単位内のクロック制御の複雑化、スキャ
ンパスが増えた事によるスキャンパス制御装置のオーバ
ーヘッドが増加すると言う欠点があった。

本発明の目的は、同一スキャンパス内に上記の様な複数
種類のスキャン機能を備えた記憶素子が混在した場合に
おいても、スキャンアウトとスキャンインの間にアドレ
スカウンタを調整するだめの遅延回路を設けるととにょ
シ上記欠点を解決し。

スキャンアウトと並行してリカバのためのスキャンイン
が可能なスキャンパス制御装置を提供することにある。

発明の構成 本発明の構成は、スキャンパス出力に接続されスキャン
アウトしたデータを貯えるバッンア回路と、スキャンア
ウトされたデータを所定クロック時間遅延させてスキャ
ンパス入力に接続する遅延回路と、スキャンパスの全デ
ータをスキャンするために必要なりロック数と前記遅延
回路で遅延させるのに必要なりロック数とを加えたクロ
ック数をスキャンパスへ供給するクロック制御回路とか
ら成る。

この発明の詳細な説明 次に本発明について図面を参照して詳細に説明する。

第７図は本発明による一実施例の構成を示したブｏツク
図である。図において、５はスキャン単位で、装置、パ
ッケージを単位として構成され。

１つのスキャンパスを含む。但し、スキャン機能につい
ては従来技術で説明したので省略する。６はスキャンパ
ス制御装置で、スキャンアウトデータを格納するメモリ
で構成されるバッファ回路６−１と、スキャンアウトデ
ータを遅延させスキャンインデータを出力する遅延バッ
ファ回路６−２と、バッファ回路６−１の書込みアドレ
スを指示、　するアドレスレジスタ６−３と、スキャン
単位５及びスキャンパス制御装置６内へクロック（ＣＬ
Ｋ）を供給するクロック制御回路６−４とから成る。

スキャン単位５から出力されるスキャンアウトデータ信
号ＳＯは、信号線２２を介してスキャン制御装置６に含
まれるバッファ回路６−１と遅延パスキャンインデータ
信号ＳＩとして信号線１１を介して出力される。

第８図及び第８−１図はそれぞれ第７図の動作を説明す
るだめのタイムチャート及び状態遷移図である。

次に第８図及び第８−１図を参照して本実施例の動作に
ついて説明する。第７図に示す如くスキャン前にはスキ
ャン単位５内にデータａ−ｆが格納されておりアドレス
カウンタ（ＡＤＤ　Ｃ０ＵＮＴＥＲ）　２−１は「０」
となっている。また遅延バッファ６−２にはダミーデー
タＤ。、Ｄｌが格納されている。

この状態からクロック制御回路６−４にょシクロツクが
与えられるとスキャン動作が開始される。

クロックが与えられる毎に第８図のタイムチャート及び
第８−１図に示す状態遷移図の様に動作する。またクロ
ック毎にバッファ回路６−１にはｓ。

が取り込まれ貯えられる。バッファ回路６−１のデータ
はスキャン動作が終了した後９本発明外の装置により取
シ出され、ログアウトデータとして利用される。

なお、一般的に遅延バッファのデータ量（Ｘ）はスキャ
ンアドレスカウンタを備えた記憶素子１個のデータ量（
ｍ）の整数倍（ｎ）からスキャンパス全体のデータ量（
ｐ）を差し引いた値と力る。

つまりｚ−（ｍＸ’ｎ）　　ｐの関係が成立する。一方
、供給するクロック数ｙはｙ　＝　ｍ　Ｘ　ｎである。

また、上記記憶素子のデータ量が素子によシ異なる場合
、前述のｍの値としてはそれぞれの記憶素子のデータ量
の最少公倍数とすればよい。

第９図は本発明による他の一実施例の構成を示したブロ
ック図である。図において５はスキャン単位で１つのス
キャンパスを含む。スキャン機能は従来技術で説明した
ので省く。６′はスキャン・やス制御装置で、スキャン
アウトデータを格納し。

書込み／読出しが同時に可能なメモリ構成のバッファ回
路６−１と、バッファ回路６−１の書込みアドレス及び
読出しアドレスを保持する書込みアドレスレジスタ６−
３及び読出しアドレスレジスタ６−５と、クロックを供
給するクロック制御回路６−４とから成る。また前記ア
ドレスレジスタ６−３と６−５にはそれぞれ加算器が含
まれておシ、初期値として、書込みアドレスが読出しア
ドレスよシ「２」大きい値に設定する。このように。

書込みよシ′読出しを「２」クロック遅らせることによ
シ第一の実施例と同等の効果が期待出来る。

以上の′説明で明らかなように２本発明は、スキャンア
ウトデータを所定の時間遅延させてスキャンアウトと並
行してリカバのためのスキャンインが可能となり、ログ
アウトが高速にできるという効果がある。

【図面の簡単な説明】

第１図は１種類のスキャン機能を有する記憶素子を使用
した場合のスキャン機能の構成を示したブロック図、第
２図は第１図のスキャン動作後の状態を示した図、第３
図は第１図の動作を示したタイムチャート、第３−１図
は第１図の動作を示した状態遷移図、第４図は２種類の
スキャン機能を有する記憶素子を使用した場合のスキャ
ンパスの構成を示したブロック図、第５図は第４図のス
キャン動作後の状態を示した図、第６図は第４図の動作
を示したタイムチャート、第６−１図は第４図の動作を
示した状態遷移図、第７図は本発明による一実施例の構
成を示したブロック図、第８図は第７図の動作を示した
タイムチャート、第８−１図は第７図の動作を示した状
態遷移図、第９図は本発明による他の一実施例の構成を
示したブロック図である。 記号の説明＝１はスキャンインデータ、２は記憶素子、
２−１はアドレスカウンタ、２−２はメモリ、３はスキ
ャンアウトデータ、４は記憶素子。 ５はスキャン単位、　６　、６’はスキャン／−、Ｏス
制御装置、６−１はバッファ回路、６−２は遅延バッフ
ァ回路、６−３は書込みアドレスレジスタ、６−４はク
ロック制御回路、６−５は読出しアドレスレジスタ、１
１はスキャンインデータ信号線、２１は信号線、２２は
スキャンアウトデータ信号線をそれぞれあられしている
。 第４図 第６図 Ｓｌ／ｓｏ　　ａ　　ｂ　　ｃ　　ａ　　ｅ　　ｆ（１
第６−１図 ０ココＩ　囮 第８図 Ｓ５　　α　ｂ　　Ｃｄ　　ｅ　　ｆ’Ｅ）ｏＥ）＋　
　ａ第８−１図 ＣＬＫ　　ローｉコロ囚口可

Claims (1)

【特許請求の範囲】
1. １　装置またはパッケージ単位でスキャン機能の異寿る
   記憶素子を直列に接続し、クロックを供給する毎に全体
   が接続順にシフトするスキャンパスを備えたデータ処理
   装置において、前記スキャン・やス出力に接続されスキ
   ャンアウトされたデータを貯えるバッファ回路と、前記
   スキャンアウトされたデータを所定クロック時間遅延さ
   せて前記スキャンパス入力に接続する遅延回路と、スキ
   ャン・ぐスの全データをスキャンするのに必要なりロッ
   ク数と前記遅延回路で遅延させるのに必要なりロック数
   とを加えたクロック数を前記スキャンノぐスヘ供給する
   クロック制御回路とを有することを特徴とするスキャン
   パス制御装置。