JPS59116876A - マルチプロセツサシステムにおけるシグナルプロセツサ命令実行制御方式 - Google Patents
マルチプロセツサシステムにおけるシグナルプロセツサ命令実行制御方式Info
- Publication number
- JPS59116876A JPS59116876A JP57228856A JP22885682A JPS59116876A JP S59116876 A JPS59116876 A JP S59116876A JP 57228856 A JP57228856 A JP 57228856A JP 22885682 A JP22885682 A JP 22885682A JP S59116876 A JPS59116876 A JP S59116876A
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- Japan
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- control
- bit
- busy
- 5igp
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、マルチプロセッサシステムのマイクロプログ
ラム計算機間におけるシグナルプロセッサ命令（５ｉｌ
ｒＬａｌ ｐｒｏｃｅｅｓｏｒ 命令、本明細書では
５ＩＧＰ命令と略記する）の実行制御方式に関し、特に
両マイクロプログラム計算機間で５ＩＧＰ命令が競合す
るときのプライオリティ制御方式に関する。
ラム計算機間におけるシグナルプロセッサ命令（５ｉｌ
ｒＬａｌ ｐｒｏｃｅｅｓｏｒ 命令、本明細書では
５ＩＧＰ命令と略記する）の実行制御方式に関し、特に
両マイクロプログラム計算機間で５ＩＧＰ命令が競合す
るときのプライオリティ制御方式に関する。
一般に、マルチプロセッサシステムにおいては、計算機
間で、相互に相手計算機の始動、停止その他の制御を行
なうための連絡機能として、５ＩＧＰ命令が設けら才１
ているｏｓＩＧＰ命令は、相手計算機のアドレスと、制
御内容とを含み、計算機間での連係処理を迅速かつ円滑
に進めるための有効な手段として使用される。
間で、相互に相手計算機の始動、停止その他の制御を行
なうための連絡機能として、５ＩＧＰ命令が設けら才１
ているｏｓＩＧＰ命令は、相手計算機のアドレスと、制
御内容とを含み、計算機間での連係処理を迅速かつ円滑
に進めるための有効な手段として使用される。
ところで、２台の計３！＃機からなるマルチプロセッサ
システムにおいて、各計算機が、同時に相手の計算機に
対して５ＩＧＰ命令を実行しようとした場合、いわゆる
競合（コンフリクト）状態が生じる。このため予め、各
計算機に高、低のプライオリティを与えておき、そのプ
ライオリティにしたがった実行順序の制御方法がとられ
ている。しかし、相手針９機における５ＩＧＰ命令発行
の有無の確認処理と、非競合状態の確認をしてから自計
算機を５ＩＧＰ命令発行状態にセットする処理とに、い
ずれも無視できない長さの時間がかかることから、たと
えば高プライオリテイの計算機が、ある時点で非競合状
態の確認をとって５ＩＧＰ命令を実行しようとしたとき
、その時点で低プライオリテイの計算機がすでに５ＩＧ
Ｐ命令の実行に入っている場合があり、確実な制御がで
きず、また無駄な制御が生じるという問題があった。
システムにおいて、各計算機が、同時に相手の計算機に
対して５ＩＧＰ命令を実行しようとした場合、いわゆる
競合（コンフリクト）状態が生じる。このため予め、各
計算機に高、低のプライオリティを与えておき、そのプ
ライオリティにしたがった実行順序の制御方法がとられ
ている。しかし、相手針９機における５ＩＧＰ命令発行
の有無の確認処理と、非競合状態の確認をしてから自計
算機を５ＩＧＰ命令発行状態にセットする処理とに、い
ずれも無視できない長さの時間がかかることから、たと
えば高プライオリテイの計算機が、ある時点で非競合状
態の確認をとって５ＩＧＰ命令を実行しようとしたとき
、その時点で低プライオリテイの計算機がすでに５ＩＧ
Ｐ命令の実行に入っている場合があり、確実な制御がで
きず、また無駄な制御が生じるという問題があった。
本発明の目的は、２台のマイクロプログラム計算機が、
５ＩＧＰ命令の実行におけるタイミング位置にあっても
、確実なプライオリティ制御を可能にする制御方式を提
供することにある。
５ＩＧＰ命令の実行におけるタイミング位置にあっても
、確実なプライオリティ制御を可能にする制御方式を提
供することにある。
本発明は、そのための構成として、シグナルプロセッサ
命令５ＩＧＰの実行に関して尚および低のプライオリテ
ィをもつ２台のマイクロプログラム計算機からなるマル
チプロセッサシステムにおいて、自系の計算機のマイク
ロプログラムによっては書き込みのみ可能で他系の計算
機のマイクロプログラムによっては読み取りのみが可能
なシグナルプロセッサ命令制御ピット５ＩＧＰ ＢＵ
ＳＹｅ各系の制御レジスタ中に設け、両系間でシグナル
プロセッサ命令５ＩＧＰ’にやりとりする際、高プライ
オリテイの系では、自系の制御ピッｌ−８ＩＧＰＢＵＳ
ＹをＯＮにセットしてから所定の時間後に他系の制御ピ
ッ）ＳＩＧＰ Ｉ（ＵＳＹを読み取り、それがＯＮで
あった場合には自系の制御ピッ）ＳＩＧＰＢＵＳＹをＯ
Ｆ Ｆにリセットし、そして他系の制御ビット５ＩＧＩ
）Ｂ［ＪＳＹがＯＦＦ”であった場合に限り上記５ＩＧ
Ｐ命令を実行し、他方、低プライオリテイの系では、他
系の制御ピッ）ＳＩＧＰ ＢＵＳＹを読み取り、それ
がＯＦ’ Ｆであった場合には自系の制御ビット５ＩＧ
Ｐ ＨＵＳＹをＯＮにセットし、そして他系の制御ピ
ッ）ＳＩＧＰ ＢＵＳＹがＯＮであった場合に限り上
記５ＩＧＰ命令を実行するようにマイクロプログラム制
御することを特徴としている。
命令５ＩＧＰの実行に関して尚および低のプライオリテ
ィをもつ２台のマイクロプログラム計算機からなるマル
チプロセッサシステムにおいて、自系の計算機のマイク
ロプログラムによっては書き込みのみ可能で他系の計算
機のマイクロプログラムによっては読み取りのみが可能
なシグナルプロセッサ命令制御ピット５ＩＧＰ ＢＵ
ＳＹｅ各系の制御レジスタ中に設け、両系間でシグナル
プロセッサ命令５ＩＧＰ’にやりとりする際、高プライ
オリテイの系では、自系の制御ピッｌ−８ＩＧＰＢＵＳ
ＹをＯＮにセットしてから所定の時間後に他系の制御ピ
ッ）ＳＩＧＰ Ｉ（ＵＳＹを読み取り、それがＯＮで
あった場合には自系の制御ピッ）ＳＩＧＰＢＵＳＹをＯ
Ｆ Ｆにリセットし、そして他系の制御ビット５ＩＧＩ
）Ｂ［ＪＳＹがＯＦＦ”であった場合に限り上記５ＩＧ
Ｐ命令を実行し、他方、低プライオリテイの系では、他
系の制御ピッ）ＳＩＧＰ ＢＵＳＹを読み取り、それ
がＯＦ’ Ｆであった場合には自系の制御ビット５ＩＧ
Ｐ ＨＵＳＹをＯＮにセットし、そして他系の制御ピ
ッ）ＳＩＧＰ ＢＵＳＹがＯＮであった場合に限り上
記５ＩＧＰ命令を実行するようにマイクロプログラム制
御することを特徴としている。
〔発明の実施ｆｆ！ｌ ）
以下に、本発明を実施例にしたがって説明する。
第１図は本発明実施例の構成図である。同図において、
左側の回路は“０＃系のマイクロプログラム計算機、そ
して右側の回路は”１＃系のマイクロプログラム１−ｔ
ｘ機を示している。またμｏｉｔ“０”系のマイクロプ
ログラム、μｍｔｒｉ“１”系のマイクロプログラム、
ＳｖＰはサービスプロセッサであり、１は１０”系の制
御レジスタ、４は“１″系の制御レジスタである。そし
て制御レジスタ１，４中の制御ビット２，５は５ＩＧＰ
ＢＵＳＹビット、３．６はＣＰＵ ＢＵＳＹビット
を表わしている。また７、８はそれぞれ自系のマイクロ
プログラム／’［ｌ＋μｍからの５ＩＧＰ ＢＵＳＹ
ビット書き込み信号線、９．１０はそれぞれ他系のマイ
クロプログラム／１１．μ０からの５ＩＧＰ ＢＵＳ
Ｙビット読み出し信号線、１１．１２はサービスプロセ
ッサＳｖＰからのＣＰＵ ＢＵＳＹビット書き込み信
号線、１３．１１１それぞれ自系のマイクロプログラム
／’０ ＋ ／ｊ１およびＳｖＰからのＣＰＵ ＢＵＳ
Ｙビット読み出し信号線を表わしている。
左側の回路は“０＃系のマイクロプログラム計算機、そ
して右側の回路は”１＃系のマイクロプログラム１−ｔ
ｘ機を示している。またμｏｉｔ“０”系のマイクロプ
ログラム、μｍｔｒｉ“１”系のマイクロプログラム、
ＳｖＰはサービスプロセッサであり、１は１０”系の制
御レジスタ、４は“１″系の制御レジスタである。そし
て制御レジスタ１，４中の制御ビット２，５は５ＩＧＰ
ＢＵＳＹビット、３．６はＣＰＵ ＢＵＳＹビット
を表わしている。また７、８はそれぞれ自系のマイクロ
プログラム／’［ｌ＋μｍからの５ＩＧＰ ＢＵＳＹ
ビット書き込み信号線、９．１０はそれぞれ他系のマイ
クロプログラム／１１．μ０からの５ＩＧＰ ＢＵＳ
Ｙビット読み出し信号線、１１．１２はサービスプロセ
ッサＳｖＰからのＣＰＵ ＢＵＳＹビット書き込み信
号線、１３．１１１それぞれ自系のマイクロプログラム
／’０ ＋ ／ｊ１およびＳｖＰからのＣＰＵ ＢＵＳ
Ｙビット読み出し信号線を表わしている。
５ＩＧＰ ＢＵＳＹビット２．５は、２つの計算機の
間で相手に対する５ＩＧＰ命令が発行される場合の競合
を防止するための中核的な手段として使用されるもので
あり、またＣＰＵ ＢＵＳＹビット３゜６は、２つの
計算機が５ＩＧＰ命令をＳＶＰに対して発行し、５ＶＩ
）に相手計算機の制御を依頼する場合の競合を防止する
ための手段として使用されるものである○ 第２図（ａ） 、 （ｂ） Ｕ、５ＩＧＰ ＨＵＳＹ
ビットを用いて５ＩＧＰ命令史行のプライオリティ制御
を行なうための、”０”系および”１″系のマイクロプ
ログラム／’Ｏｎ／’ｉのフロー図であるＣなお、本実
施例では“０”系を高プライオリテイに、そして“１”
系を低プライオリテイに割り付けである。
間で相手に対する５ＩＧＰ命令が発行される場合の競合
を防止するための中核的な手段として使用されるもので
あり、またＣＰＵ ＢＵＳＹビット３゜６は、２つの
計算機が５ＩＧＰ命令をＳＶＰに対して発行し、５ＶＩ
）に相手計算機の制御を依頼する場合の競合を防止する
ための手段として使用されるものである○ 第２図（ａ） 、 （ｂ） Ｕ、５ＩＧＰ ＨＵＳＹ
ビットを用いて５ＩＧＰ命令史行のプライオリティ制御
を行なうための、”０”系および”１″系のマイクロプ
ログラム／’Ｏｎ／’ｉのフロー図であるＣなお、本実
施例では“０”系を高プライオリテイに、そして“１”
系を低プライオリテイに割り付けである。
以下、第２図のフローにし友がって実施例の動作を説明
する。
する。
第２図（α）において、”０″系の、１イ、プライオリ
ティ計算機が、“１″系の低プライオリテイの計算機に
対する５ＩＧＰ命令を発行したとき、そのマイクロプロ
グラム／ｌ口が起動される。まず自系の高プライオリテ
ィ槓を行使するため、５ＩＧＰ Ｂ’［ＪＳＹビット２
を無条件で”ＯＮ″にセットし、次に所定の時間（ｎ
＋２ｎ’ ）τだけ時間待ちを行なう。
ティ計算機が、“１″系の低プライオリテイの計算機に
対する５ＩＧＰ命令を発行したとき、そのマイクロプロ
グラム／ｌ口が起動される。まず自系の高プライオリテ
ィ槓を行使するため、５ＩＧＰ Ｂ’［ＪＳＹビット２
を無条件で”ＯＮ″にセットし、次に所定の時間（ｎ
＋２ｎ’ ）τだけ時間待ちを行なう。
τはクロック周期、ｒＬｆ′ｉ後述され、るμｍの実行
時間、そしてル′は系間で５ＩＧＰ ＢＵＳＹビット
読み取り信号を伝送するために要する時間である。この
時間待ちは、他系の５ＩＧＰ ＢＵＳＹビット５の値
が確定するのを待つためのものである。ここで他系の５
ＩＧＰ ＢＵＳＹビットを読み取り、それが“ＯＮ”
であった場合には、低プライオリテイの他系が５ＩＧＰ
命令の実行に入っているものと判定し、高プライオリテ
ィ権を行使せ１、自系の５ＩＧＰ命令を無効にする。他
方、他系５ＩＧＰ ＢＵＳＹビットが“ＯＦＦ”であ
った場合には、自系の５ＩＧＰ命令をそのまま有効とし
て実行させる。
時間、そしてル′は系間で５ＩＧＰ ＢＵＳＹビット
読み取り信号を伝送するために要する時間である。この
時間待ちは、他系の５ＩＧＰ ＢＵＳＹビット５の値
が確定するのを待つためのものである。ここで他系の５
ＩＧＰ ＢＵＳＹビットを読み取り、それが“ＯＮ”
であった場合には、低プライオリテイの他系が５ＩＧＰ
命令の実行に入っているものと判定し、高プライオリテ
ィ権を行使せ１、自系の５ＩＧＰ命令を無効にする。他
方、他系５ＩＧＰ ＢＵＳＹビットが“ＯＦＦ”であ
った場合には、自系の５ＩＧＰ命令をそのまま有効とし
て実行させる。
第２図（ｈ）において、“１＃系の低プライオリテイ計
算機が“０”系の高プライオリテイ計算機に対して５Ｉ
ＧＰ命令を発行したとき、上述した０＃系の＾プライオ
リティ計算機の場合のように無条件で自系の５ＩＧＰ
ＢＵＳＹビットを＠ＯＮ＃にセットすることはせず、
まず他系の高プライオリテイ計算機の５ＩＧＰ ＢＵ
ＳＹビットを調べ、それが”ＯＮ”であった場合には、
他系の高プライオリテイを認めて自系の５ＩＧＰ命令を
無効にする。しかし、他系の５ＩＧｐ ＢＵＳＹビッ
トが” ＯＦＦ”であった場合には、競合なし々判定し
、自系の５ＩＧＰ命令を有効とし、実行させる。
算機が“０”系の高プライオリテイ計算機に対して５Ｉ
ＧＰ命令を発行したとき、上述した０＃系の＾プライオ
リティ計算機の場合のように無条件で自系の５ＩＧＰ
ＢＵＳＹビットを＠ＯＮ＃にセットすることはせず、
まず他系の高プライオリテイ計算機の５ＩＧＰ ＢＵ
ＳＹビットを調べ、それが”ＯＮ”であった場合には、
他系の高プライオリテイを認めて自系の５ＩＧＰ命令を
無効にする。しかし、他系の５ＩＧｐ ＢＵＳＹビッ
トが” ＯＦＦ”であった場合には、競合なし々判定し
、自系の５ＩＧＰ命令を有効とし、実行させる。
第３図乃至第６図は、上述したフローの棟々の動作例を
タイミング図に表わしたものであり、”０”における（
ｔＬ＋２ｔＬ’）τの待ち時間設定ににより、” （１
”系の７Ｉ ｏは、常に“１”系の５ＩＧＰＢＵＳＹビ
ツトの確定値を読み取ることができることを示している
。
タイミング図に表わしたものであり、”０”における（
ｔＬ＋２ｔＬ’）τの待ち時間設定ににより、” （１
”系の７Ｉ ｏは、常に“１”系の５ＩＧＰＢＵＳＹビ
ツトの確定値を読み取ることができることを示している
。
第３図は、＠０＃系の）７０が部系の５ＩＧＰ ＢＵ
ＳＹビットを“ＯＮ”にセットしたとき、はぼ同時に“
１＃系（ＤＩＪ１カ” Ｑ ”系（７，）ＳＩＧＰ
ＢＵＳＹビット”０１？Ｆ″信号を受は取った場合を示
す。
ＳＹビットを“ＯＮ”にセットしたとき、はぼ同時に“
１＃系（ＤＩＪ１カ” Ｑ ”系（７，）ＳＩＧＰ
ＢＵＳＹビット”０１？Ｆ″信号を受は取った場合を示
す。
“１＃系ノ１１１はｒｙｒ時間後ＫＳＩＧＰ ＢＵＳ
Ｙビットヲ“ＯＮ”にセットするので、′ｏ”系のμ０
が“１″系の５ＩＧＰ ＢＵＳＹビットの読み取りを
行なう（ＦＬ＋２ ｒＬ’ ）１時間後には、”１″系
の５ＩＧＰ ＢＵＳＹビットは確定している。
Ｙビットヲ“ＯＮ”にセットするので、′ｏ”系のμ０
が“１″系の５ＩＧＰ ＢＵＳＹビットの読み取りを
行なう（ＦＬ＋２ ｒＬ’ ）１時間後には、”１″系
の５ＩＧＰ ＢＵＳＹビットは確定している。
第４図は、“１＃系のμｍが、”０”系の５ＩＧＰＢＵ
ＳＹビット″ＯＦＦ’信号を、第３図の場合よりも後の
７ノ０が自系の５ＩＧＰ ＢＵＳＹビットを“ＯＮ”
にセットする直前に受は取った場合を示す。この場合は
、待ち時間（Ｗ＋２ｎ’）τの許容限界にもつとも近い
状態であり、！１ｔ）ｎ、１”系の５ＩＧＰ ＢＬＩ
ＳＹビットの“ＯＮ”確定直後を読み取ることになる。
ＳＹビット″ＯＦＦ’信号を、第３図の場合よりも後の
７ノ０が自系の５ＩＧＰ ＢＵＳＹビットを“ＯＮ”
にセットする直前に受は取った場合を示す。この場合は
、待ち時間（Ｗ＋２ｎ’）τの許容限界にもつとも近い
状態であり、！１ｔ）ｎ、１”系の５ＩＧＰ ＢＬＩ
ＳＹビットの“ＯＮ”確定直後を読み取ることになる。
第５図は、“０”糸の５ＩＧＰ ＢＵＳＹビットが“
ＯＮ”になった直後の信号をμｍが受は取り、自系（７
）ＳＩＧＰ ＢＵＳＹビット’に＠ＯＦＦ”（ＤＩＩ
Ｋ確定した場合を示す。
ＯＮ”になった直後の信号をμｍが受は取り、自系（７
）ＳＩＧＰ ＢＵＳＹビット’に＠ＯＦＦ”（ＤＩＩ
Ｋ確定した場合を示す。
第６図は、＠０”糸の５ＩＧＰ ＢＵＳＹビットが”
ＯＮ″′にセットされるかなり前に、〃１がその“ＯＦ
Ｆ”値を受は取った場合を示す０次に第１図のＣＰＵ
ＢＩＪＳＹビット３，６の機能について説明する。
ＯＮ″′にセットされるかなり前に、〃１がその“ＯＦ
Ｆ”値を受は取った場合を示す０次に第１図のＣＰＵ
ＢＩＪＳＹビット３，６の機能について説明する。
台系の計算機か、５ＩＧＰ命令を用いて、ＳｖＰに処理
を依頼した場合、ＳｖＰは、その処理を実行される側の
系とは反対の側の系のＣＰＵ ＢＵＳＹビットをセット
する。他系に対するＳ Ｉ ＧＰ 命令でＳｖＰに処理
を依頼する場合には、まず第３図のフローと類似の方法
で、マイクロプログラムにより自系のＣＰＵ ＢＩＪ
ＳＹピッ）ｋ読み取り、それが“ＯＮ”であれは、その
５ＩＧＰ命令をＢＴＪ ＳＹとして無効にし、ＳＶＰに
は処理を依頼しないようにする。
を依頼した場合、ＳｖＰは、その処理を実行される側の
系とは反対の側の系のＣＰＵ ＢＵＳＹビットをセット
する。他系に対するＳ Ｉ ＧＰ 命令でＳｖＰに処理
を依頼する場合には、まず第３図のフローと類似の方法
で、マイクロプログラムにより自系のＣＰＵ ＢＩＪ
ＳＹピッ）ｋ読み取り、それが“ＯＮ”であれは、その
５ＩＧＰ命令をＢＴＪ ＳＹとして無効にし、ＳＶＰに
は処理を依頼しないようにする。
以上述べたように、本発明によぉ、は、マルチプロセッ
サシステムにおけるシグナルプロセッサ命令の実行時の
競合について確実な制御を行なうことができ、システム
の処理効率を向上させることができる０
サシステムにおけるシグナルプロセッサ命令の実行時の
競合について確実な制御を行なうことができ、システム
の処理効率を向上させることができる０
第１図は本発明実施例の構成図、第２図（α）、（ｈ）
はその制御フロー図、第３図乃至第６図はその動作例の
タイミング図である。 図中、１，４は制御レジスタ、２，５は５ＩＧＰＢＵＳ
Ｙビツト、３，６ＵＣＰＵ ＢＵＳＹビット、μ０は
′θ″系のマイクロプログラム、μｍは“１＃系のマイ
クロプログラム、ＳｖＰはサービスプロセッサを表わす
。 １１−
はその制御フロー図、第３図乃至第６図はその動作例の
タイミング図である。 図中、１，４は制御レジスタ、２，５は５ＩＧＰＢＵＳ
Ｙビツト、３，６ＵＣＰＵ ＢＵＳＹビット、μ０は
′θ″系のマイクロプログラム、μｍは“１＃系のマイ
クロプログラム、ＳｖＰはサービスプロセッサを表わす
。 １１−
Claims (1)
- シグナルプロセッサ命令５ＩＧＰの実行に関して高およ
び低のプライオリティをもつ２台のマイクロプログラム
計算機からなるマルチプロセッサシステムにおいて、自
系の計算機のマイクロプログラムによっては瞥き込みの
み可能で他系の計算機のマイクロプログラムによっては
読み取りのみが可能なシグナルプロセッサ命令制御ビッ
トＳ工ＧＰＢＵＳＹを台系の制御レジスタ中に設け、両
系間でシグナルプロセッサ命令５ＩＧＰをやりとりする
除、高プライオリテイの系では、自系の制御ビット５Ｉ
ＧＰ ＢＵＳＹを０ＮｌＣセツトしてから所定の時間
後に他系の制御ピッ）ＳＩＧＰ ＢＵＳＹを読み取り
、それがＯＮであった場合には自系の制御ビット５ＩＧ
Ｐ ＢＵＳＹをＯＦＦ’にリセットし、そして他系の
制御ビット５ＩＧＰ ＢＵＳＹがＯＦＦであった場合
に限り上記５ＩＧＰ命令を実行し、他方、低プライオリ
テイの系では、他系の制御ビットｓ工ＧＰＢＵＳＹを読
み取り、それがＯＦＦであった場合には自系の制御ピッ
）ＳＩＧＰ ＢＵＳＹをＯＮにセットシ、そして他系
の制御ピッ） ５ＩＧＰ ＢＵＳＹがＯＮであった場
合に限り上記５ＩＧＰ命令を実行するようにマイクロプ
ログラム制御することを特徴とするシグナルプロセッサ
命令実行制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228856A JPS59116876A (ja) | 1982-12-23 | 1982-12-23 | マルチプロセツサシステムにおけるシグナルプロセツサ命令実行制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228856A JPS59116876A (ja) | 1982-12-23 | 1982-12-23 | マルチプロセツサシステムにおけるシグナルプロセツサ命令実行制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59116876A true JPS59116876A (ja) | 1984-07-05 |
| JPS6310464B2 JPS6310464B2 (ja) | 1988-03-07 |
Family
ID=16882947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57228856A Granted JPS59116876A (ja) | 1982-12-23 | 1982-12-23 | マルチプロセツサシステムにおけるシグナルプロセツサ命令実行制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59116876A (ja) |
-
1982
- 1982-12-23 JP JP57228856A patent/JPS59116876A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6310464B2 (ja) | 1988-03-07 |
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