JPS59121865A - 相補型半導体装置の製造方法 - Google Patents
相補型半導体装置の製造方法Info
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- JPS59121865A JPS59121865A JP57227404A JP22740482A JPS59121865A JP S59121865 A JPS59121865 A JP S59121865A JP 57227404 A JP57227404 A JP 57227404A JP 22740482 A JP22740482 A JP 22740482A JP S59121865 A JPS59121865 A JP S59121865A
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- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は特にＣＩＶｉＯＳ型半導体装置のウェルの形成
に係る相補型半導体装置の製造方法に関するものである
。
に係る相補型半導体装置の製造方法に関するものである
。
相補型半導体装置（ＣＭＯＳ）は低消費藏カが実現出来
る為、ＬＳＩ技術として非常に重要な位【庁を占めてい
る。しかしＣ Ｍ Ｏ Ｓの一つの問題はｌ 来ノｎチ
ャネルＭＯＳに比較して集積度が上らないという点にあ
る。これにはいろいろ原因があるがその１つは、ウェル
の分離に多大の面積を要することである。従来は、例え
ばＰウエルを形成した後、ウェル境界部に分離用絶縁物
をマスク合せを用いて残していた為そのマスク合せのず
れに対する余裕の分だけ集積度が上らない事に加えてウ
ェルの拡散時に不純物が横方向にも大きく拡散し小さな
ｐ−ｗｅ１１領域と素子分離領域を形成することは極め
て困難なことによる。
る為、ＬＳＩ技術として非常に重要な位【庁を占めてい
る。しかしＣ Ｍ Ｏ Ｓの一つの問題はｌ 来ノｎチ
ャネルＭＯＳに比較して集積度が上らないという点にあ
る。これにはいろいろ原因があるがその１つは、ウェル
の分離に多大の面積を要することである。従来は、例え
ばＰウエルを形成した後、ウェル境界部に分離用絶縁物
をマスク合せを用いて残していた為そのマスク合せのず
れに対する余裕の分だけ集積度が上らない事に加えてウ
ェルの拡散時に不純物が横方向にも大きく拡散し小さな
ｐ−ｗｅ１１領域と素子分離領域を形成することは極め
て困難なことによる。
本発明は以上の点に鑑みなされたものであり、６ＭＯ８
の微細化、高集積化を実現する半導体装置の製造方法を
提供することを目的とする。
の微細化、高集積化を実現する半導体装置の製造方法を
提供することを目的とする。
即ち本発明は、ウェルの境界部予定領域を除いてシリコ
ン基板表面を耐酸化性被膜を含む層で覆った後、これを
マスクとして基板に溝を形成し、該溝を堆積させたシリ
コン酸化膜などの絶縁物で充填し、前記耐酸化性被膜を
用いて選択酸化を行ない、その後、ウェル形成予定領域
の耐酸化性被膜を除去し、不純物を導入することにより
ウェルを形成する方法である。
ン基板表面を耐酸化性被膜を含む層で覆った後、これを
マスクとして基板に溝を形成し、該溝を堆積させたシリ
コン酸化膜などの絶縁物で充填し、前記耐酸化性被膜を
用いて選択酸化を行ない、その後、ウェル形成予定領域
の耐酸化性被膜を除去し、不純物を導入することにより
ウェルを形成する方法である。
本発明によれば膚を予め形成してここに絶縁物。
を充填した後ウェル拡散を行なうため微細な領域でウェ
ルの分離と微細なウェル形成が行える。
ルの分離と微細なウェル形成が行える。
従ってＣＭ ＯＳの微細化、高集積化が実現される。
しかも、絶縁物堆積後これを酸化している為、埋込み絶
縁物の深いウェル拡散時におけるマスク性が単に堆積し
たものに比べて高くなり信頼性が向上する。しかも酸化
時に耐酸化性被膜下にバーズビークが生じ、ウェル形成
時に隣接セルへの不純物混入を防止でき高信頼性が得ら
れるという作用効果を有する。
縁物の深いウェル拡散時におけるマスク性が単に堆積し
たものに比べて高くなり信頼性が向上する。しかも酸化
時に耐酸化性被膜下にバーズビークが生じ、ウェル形成
時に隣接セルへの不純物混入を防止でき高信頼性が得ら
れるという作用効果を有する。
実施例
本発明の一実施例を工程断面図第１図（ａｌ〜（ｆ）を
用いて説明する。例えばｎ型ＳＩ基板（１０１）上に。
用いて説明する。例えばｎ型ＳＩ基板（１０１）上に。
例えば５ｉＯｔ膜（１０２）及びｓ；、Ｎ、膜（１０３
） をそれ用いて、Ｓ＋３Ｎ４膜（１０３）−８ｉＣ
ｈ膜（１０２）、 Ｓｉ基板（１０１）を順次エツチン
グし、Ｓｉ基板に深い溝を形成する。（第１図ａ）この
エツチングには例えばＣＦ、とＨ，カｘを用イｆｃ Ｒ
Ｉ Ｅ テＳ １ｓＮａ Ｓ ］ Ｏｘをエツチングし
又ＣＨ４ガスに用いたＲＩＥでＳｉ基板をエツチングす
ればよい。又その他の方法でエツチングを行ってもよい
。
） をそれ用いて、Ｓ＋３Ｎ４膜（１０３）−８ｉＣ
ｈ膜（１０２）、 Ｓｉ基板（１０１）を順次エツチン
グし、Ｓｉ基板に深い溝を形成する。（第１図ａ）この
エツチングには例えばＣＦ、とＨ，カｘを用イｆｃ Ｒ
Ｉ Ｅ テＳ １ｓＮａ Ｓ ］ Ｏｘをエツチングし
又ＣＨ４ガスに用いたＲＩＥでＳｉ基板をエツチングす
ればよい。又その他の方法でエツチングを行ってもよい
。
Ｓｉ をエツチングするマスク層は何もＳｉ３Ｎ４とＳ
ｔＯ，の２層膜に限ることはなく、その他の膜。
ｔＯ，の２層膜に限ることはなく、その他の膜。
例えばＣｖＤＳｉＯ７やポリシリコン膜等を併用しても
よいことは言うまでもない。
よいことは言うまでもない。
次にＳｌ の溝（１０４）のＩＭの半分以上の膜厚を
もつＳｉＯ！膜（１０５）を例えばＣＶＤ法により全面
に堆積し前記Ｓｉ基板中の溝を埋める。そして表面を平
坦化するために例えばフォトレジスト（ｌＯ６）を約１
μの厚さに全面にスピン塗付する。（第１図ｂ）次に全
面を、例えばＣＦ４ガスを用いたＲＩＥによりエッチバ
ックし、フォトレジストＩＩＩ（１０６）とＣＶＤ５ｉ
０２１！気（１０５）の一部を除去し第１１図Ｃに示し
た如く、ｓｔｏｗをＳｉの荷（１０４）中に埋い込む。
もつＳｉＯ！膜（１０５）を例えばＣＶＤ法により全面
に堆積し前記Ｓｉ基板中の溝を埋める。そして表面を平
坦化するために例えばフォトレジスト（ｌＯ６）を約１
μの厚さに全面にスピン塗付する。（第１図ｂ）次に全
面を、例えばＣＦ４ガスを用いたＲＩＥによりエッチバ
ックし、フォトレジストＩＩＩ（１０６）とＣＶＤ５ｉ
０２１！気（１０５）の一部を除去し第１１図Ｃに示し
た如く、ｓｔｏｗをＳｉの荷（１０４）中に埋い込む。
次にＳｉ３Ｎ４膜（１０３’）をマスクとして選択酸化
を行う。この酸化は例えば１０００℃のウェット雰囲気
で約２時間行えばよい。その他の方法条件で酸化を行っ
てもよい。次に第１図ｆｄ）に示した如く、一部のｓ＋
、Ｎ、膜（１０３つをエツチングにょ成する。このイオ
ン注入はＳ＊、Ｎ４膜１０３’をマスクとして行っても
よいが、あるいはＳ ４ｓ Ｎ４ＪＭ （１０３’）を
エツチング除去する際に用いたマスクをそのまま用いて
イオン注入してもよい。次にｌ＋ｌえ−：ウェハーをＯ
ｔ ＋Ｎｔガスを用いて１１９０’ｃで約８時間熱処理
することにょクボロンを拡散させ、Ｐ−ｗｅｌｌ（１０
７）を形成する。（Ｆ３１； １図Ｃ）又、この工程中
ｐｗｅｌ Ｉ １０７４７）表面１７］を熱酸化１％！
１０８ カ約２０００＾形成さ、ルる。
を行う。この酸化は例えば１０００℃のウェット雰囲気
で約２時間行えばよい。その他の方法条件で酸化を行っ
てもよい。次に第１図ｆｄ）に示した如く、一部のｓ＋
、Ｎ、膜（１０３つをエツチングにょ成する。このイオ
ン注入はＳ＊、Ｎ４膜１０３’をマスクとして行っても
よいが、あるいはＳ ４ｓ Ｎ４ＪＭ （１０３’）を
エツチング除去する際に用いたマスクをそのまま用いて
イオン注入してもよい。次にｌ＋ｌえ−：ウェハーをＯ
ｔ ＋Ｎｔガスを用いて１１９０’ｃで約８時間熱処理
することにょクボロンを拡散させ、Ｐ−ｗｅｌｌ（１０
７）を形成する。（Ｆ３１； １図Ｃ）又、この工程中
ｐｗｅｌ Ｉ １０７４７）表面１７］を熱酸化１％！
１０８ カ約２０００＾形成さ、ルる。
この工程はＮ２ ＋Ｏ，の雰囲気で行うことを述べたが
、これが生ずＳｉ、Ｎ４膜１０３を用いて選択酸化によ
ｐ熱酸化：ｉ仇１０８を形成してから、非酸化豚囲気で
ドライブインを行ってもよい。
、これが生ずＳｉ、Ｎ４膜１０３を用いて選択酸化によ
ｐ熱酸化：ｉ仇１０８を形成してから、非酸化豚囲気で
ドライブインを行ってもよい。
逆にドライブインを行った後、さらに酸化工程を加え酸
化膜１０８の膜厚をコ；う加してもよい。次に例えばＣ
Ｆ’、 、０２．Ｎ、などの混合ガスを用いたプラズマ
エツチング雰囲気にさらすと残りのＳｉ、Ｎ４膜（１０
３Ｌ！＞ｆ除去サレ、更Ｋ Ｓ’ｌＯａ （１０２）（
１０８） ヲエッチング除去すると第１図（ｆ）に示し
だ様なｎ型基板（１０１）上にＰｗｅｌｌ１０７の形成
されたウニノー−が出来る。以下は従来技術に従ってｎ
チャネルＭＯＳトランジスタ、Ｐ−チャネルＩｖｉＯ８
）ランジスタを形成してＣＭ ＯＳ Ｌ Ｓゝｙ４ヨ
完成される。
化膜１０８の膜厚をコ；う加してもよい。次に例えばＣ
Ｆ’、 、０２．Ｎ、などの混合ガスを用いたプラズマ
エツチング雰囲気にさらすと残りのＳｉ、Ｎ４膜（１０
３Ｌ！＞ｆ除去サレ、更Ｋ Ｓ’ｌＯａ （１０２）（
１０８） ヲエッチング除去すると第１図（ｆ）に示し
だ様なｎ型基板（１０１）上にＰｗｅｌｌ１０７の形成
されたウニノー−が出来る。以下は従来技術に従ってｎ
チャネルＭＯＳトランジスタ、Ｐ−チャネルＩｖｉＯ８
）ランジスタを形成してＣＭ ＯＳ Ｌ Ｓゝｙ４ヨ
完成される。
本発明の方法によれば第１図（ｆ）より明らかな様にウ
ェールを分離する酸化膜１０５を形成した後、ウェルを
形成する為ウェル分離用酸化膜とウェル１０７が自己整
合して形成される為横方向拡散がなく微細なウヱル、素
子分離領域が得られ高い集積度外よ一盛できる。
ェールを分離する酸化膜１０５を形成した後、ウェルを
形成する為ウェル分離用酸化膜とウェル１０７が自己整
合して形成される為横方向拡散がなく微細なウヱル、素
子分離領域が得られ高い集積度外よ一盛できる。
又、ＣＶＤなど堆積させたＳ ＋ Ｏｘで溝をうめてい
るためストレスの発生も少なく、優れた特性の素子が得
られるという効果もある。
るためストレスの発生も少なく、優れた特性の素子が得
られるという効果もある。
又、ＣＶＤ Ｓ ＩＯｔ ｌｉＪ ６丁、熱酸化膜等に
くらべ不純物拡散に対するマスク性や殊にウェットエツ
チング時にはエツチング耐性が劣るがあるが本発明では
第１図ｔｃ＋に示しだプロセスの後、酸化工程を入れる
ことによシこの問題を解決している。即ち。
くらべ不純物拡散に対するマスク性や殊にウェットエツ
チング時にはエツチング耐性が劣るがあるが本発明では
第１図ｔｃ＋に示しだプロセスの後、酸化工程を入れる
ことによシこの問題を解決している。即ち。
酸化工程によりＣＶＤ５ｉ０２膜は微密になりエツチン
グ特性、や不純物拡散に対するマスク性が向上する。後
者は特に狭い分離領域を形成し高集積度を得る上で有効
である。又、酸化工程によりバーズビークが状の酸化膜
の盛り上がりが生じる為、隣接セル周縁部（１０９）の
マスク性が高まシ、この部分にウェル拡散中に不純物が
侵入するのを防止する作用を有する。仮に拡散マスクを
第１図（Ｃ）の工程後貼り替えても周縁部の保護機能が
筒まっている事に変わりはない。
グ特性、や不純物拡散に対するマスク性が向上する。後
者は特に狭い分離領域を形成し高集積度を得る上で有効
である。又、酸化工程によりバーズビークが状の酸化膜
の盛り上がりが生じる為、隣接セル周縁部（１０９）の
マスク性が高まシ、この部分にウェル拡散中に不純物が
侵入するのを防止する作用を有する。仮に拡散マスクを
第１図（Ｃ）の工程後貼り替えても周縁部の保護機能が
筒まっている事に変わりはない。
次に５本発明の第２の実施例を第２図に示す。
この実施例での基板として不純物濃度の低いπ基板を用
いていること以外は、第１の実施例と第１図（ａ）〜（
ｅｌ １での工程は同じである。第１図（ｅ）の工程後
ＳＩ３Ｎ４膜１０３を除去した後、今度は酸化膜（プラ
ズマ酸化も可） （１０８）をマスクとしてＮ型の不純
物である。ＡｓあるいはＰをイオン注入する。その後ド
ライブインを行うと、第２図の様にπ型基板上にｎ−ｗ
ｅｌｌ（１１０） ｐ−ｗｅｌｌ（１０７）の両方が形
成されたツイン・タブ（ｔｗｉｎ ｔｕｂ） を容易
に形成することができる。
いていること以外は、第１の実施例と第１図（ａ）〜（
ｅｌ １での工程は同じである。第１図（ｅ）の工程後
ＳＩ３Ｎ４膜１０３を除去した後、今度は酸化膜（プラ
ズマ酸化も可） （１０８）をマスクとしてＮ型の不純
物である。ＡｓあるいはＰをイオン注入する。その後ド
ライブインを行うと、第２図の様にπ型基板上にｎ−ｗ
ｅｌｌ（１１０） ｐ−ｗｅｌｌ（１０７）の両方が形
成されたツイン・タブ（ｔｗｉｎ ｔｕｂ） を容易
に形成することができる。
本火施例によればウェル分離の酸化膜（１０５）を形成
した後に、 Ｓｉ、Ｎ４嗅（１０３’）を選択的にエツ
チング除去するマスク合せが１回必要なだけであｐその
後マスク合せ金相いることなく、ｎ−ｗｅＮ。
した後に、 Ｓｉ、Ｎ４嗅（１０３’）を選択的にエツ
チング除去するマスク合せが１回必要なだけであｐその
後マスク合せ金相いることなく、ｎ−ｗｅＮ。
ｐ−ｗｅｌｌのイオン注入が打Ｖ分けられる。
以上の様に１本発明によればＣＭ ＯＳウェルの分離が
簡単に行え、しかも高集積化が実現できる。
簡単に行え、しかも高集積化が実現できる。
尚、Ｓｉの湾（１０４） にｓｈｏ、を埋め込む方法
としてレジストを用いる平坦化技術の場合についてのみ
述べたがその他のいかなる方法であっても、埋積させた
１俊化１１萱であればよく、・問えばＢｏｘ法（Ｋ、Ｋ
ｕｒｏｓａｗａ ｅｔ ｏｌ、ｉｅｄｍ’１３１’ｌ’
ｅｃｈｎｉｃｅｌ ｐｉｇｅｓｔｐｐ。
としてレジストを用いる平坦化技術の場合についてのみ
述べたがその他のいかなる方法であっても、埋積させた
１俊化１１萱であればよく、・問えばＢｏｘ法（Ｋ、Ｋ
ｕｒｏｓａｗａ ｅｔ ｏｌ、ｉｅｄｍ’１３１’ｌ’
ｅｃｈｎｉｃｅｌ ｐｉｇｅｓｔｐｐ。
３８４〜３８７）の様に２段階でうめこんでもよい。
又、５ｉ０２を堆積する前にＳ＃溝（１０４）表面を少
し熱酸化しＳ；−Ｓ＋Ｏ，界面の特性を向上させるなど
の方法を用いてもよい。又、第１の実施例はＮ型基板を
用いてｐ−ｗｅｌｌを形成する場合について述べたがｐ
型乱板を用いてｎ−ｗｅｌｌを形成してもよいことは言
うまでもない。
し熱酸化しＳ；−Ｓ＋Ｏ，界面の特性を向上させるなど
の方法を用いてもよい。又、第１の実施例はＮ型基板を
用いてｐ−ｗｅｌｌを形成する場合について述べたがｐ
型乱板を用いてｎ−ｗｅｌｌを形成してもよいことは言
うまでもない。
又酸化膜１０８は通常の熱酸化を用いて形成してもよい
が、その他例えばプラズマ酸化あるいは陽極酸化等を用
いてもよい。
が、その他例えばプラズマ酸化あるいは陽極酸化等を用
いてもよい。
第１図（ａ）〜（ｆｌは本発明の第１の実施例を説明す
る工程断面図、第２図は本発明の第２の実施例を説明す
る１ｔｌｒ面図である。 図において、 １０１・・・Ｓｉ基板、１０３・・・Ｓｉ３Ｎ、膜、１
０５・・・ＣＶＤ５ ｉＯ２膜、ｌＱ７−ｐ−ｗｅｌｌ
、 １１０ ・−ｎ−ｗｅｌｌ。
る工程断面図、第２図は本発明の第２の実施例を説明す
る１ｔｌｒ面図である。 図において、 １０１・・・Ｓｉ基板、１０３・・・Ｓｉ３Ｎ、膜、１
０５・・・ＣＶＤ５ ｉＯ２膜、ｌＱ７−ｐ−ｗｅｌｌ
、 １１０ ・−ｎ−ｗｅｌｌ。
Claims (3)
- （１）半導体基体表面に第１専伝型の第１の領域と５第
１の領域に隣接する第２導伝型の第２の領域が形成され
てなる相補型半導体装置の製造方法に於いて、前記第１
及び第２の領域の境界部予定領域を除いて耐酸化性被膜
を形成する工程と前記耐酸化性被膜領域をマスクとして
前記境界部の半導体基板をエツチングして溝を形成する
工程とこの随を堆積酸化物で充填する工程と、この全体
を酸化処理する工程と、前記第１の領域を覆う耐酸化性
被膜を除去し前記第１の領域に第１導眠型の不純物を導
入する工程とを備えたことを特徴とする相補型半導体装
置の製造方法。 - （２）第１導亀型の不純物が基体と反対導電型の不純物
であることを特徴とする特許 第１項記載の相補型半導体装置の製造方法。 - （３）第１４＝型の不純物を導入した後、前記第２の領
域を覆う耐酸化性被膜をマスクとして選択酸化を行なう
工程と、前記第２の領域を覆う耐酸化性被膜を除去する
工程と、前記第２の領域に第２導亀型の不純物を導入す
る工程を有することを特徴とする前記特許請求の範囲第
１項記載の相補型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57227404A JPS59121865A (ja) | 1982-12-28 | 1982-12-28 | 相補型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57227404A JPS59121865A (ja) | 1982-12-28 | 1982-12-28 | 相補型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59121865A true JPS59121865A (ja) | 1984-07-14 |
| JPH0481340B2 JPH0481340B2 (ja) | 1992-12-22 |
Family
ID=16860294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57227404A Granted JPS59121865A (ja) | 1982-12-28 | 1982-12-28 | 相補型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121865A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5323577A (en) * | 1976-08-18 | 1978-03-04 | Hitachi Ltd | Complementary type insulated gate effect transistor |
| JPS5478673A (en) * | 1977-12-05 | 1979-06-22 | Nec Corp | Manufacture of complementary insulator gate field effect transistor |
| JPS54105987A (en) * | 1978-02-07 | 1979-08-20 | Seiko Epson Corp | Manufacture of semiconductor device |
| JPS55148466A (en) * | 1979-05-10 | 1980-11-19 | Nec Corp | Cmos semiconductor device and its manufacture |
| JPS55154748A (en) * | 1979-05-23 | 1980-12-02 | Toshiba Corp | Complementary mos semiconductor device |
| JPS55154770A (en) * | 1979-05-23 | 1980-12-02 | Toshiba Corp | Manufacture of complementary mos semiconductor device |
-
1982
- 1982-12-28 JP JP57227404A patent/JPS59121865A/ja active Granted
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5323577A (en) * | 1976-08-18 | 1978-03-04 | Hitachi Ltd | Complementary type insulated gate effect transistor |
| JPS5478673A (en) * | 1977-12-05 | 1979-06-22 | Nec Corp | Manufacture of complementary insulator gate field effect transistor |
| JPS54105987A (en) * | 1978-02-07 | 1979-08-20 | Seiko Epson Corp | Manufacture of semiconductor device |
| JPS55148466A (en) * | 1979-05-10 | 1980-11-19 | Nec Corp | Cmos semiconductor device and its manufacture |
| JPS55154748A (en) * | 1979-05-23 | 1980-12-02 | Toshiba Corp | Complementary mos semiconductor device |
| JPS55154770A (en) * | 1979-05-23 | 1980-12-02 | Toshiba Corp | Manufacture of complementary mos semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0481340B2 (ja) | 1992-12-22 |
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