JPS59121981A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59121981A JPS59121981A JP57228729A JP22872982A JPS59121981A JP S59121981 A JPS59121981 A JP S59121981A JP 57228729 A JP57228729 A JP 57228729A JP 22872982 A JP22872982 A JP 22872982A JP S59121981 A JPS59121981 A JP S59121981A
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- JP
- Japan
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- drain
- layer
- buried layer
- electrode
- gaas
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置の製造方法、特にオーミック接触抵
抗及びソース抵抗の低減とゲート耐電圧及びドレイン耐
電圧の増大とが両立して達成される化合物半導体電界効
果トランジスタの製造方法に関する。
抗及びソース抵抗の低減とゲート耐電圧及びドレイン耐
電圧の増大とが両立して達成される化合物半導体電界効
果トランジスタの製造方法に関する。
（ｂ） 技術の背景
情報処理装置などの能力及びコストパフォーマンスの一
層の向上を志向して、半導体装置の高速化、低消費電力
化及び高集積化が推進されており、キャリア移動度がシ
リコン（Ｓｉ ）より邊に大きいガリウム・砒素（Ｇａ
Ａｓ ）などの化合物半導体を用いる半導体装置が多数
提案されている。
層の向上を志向して、半導体装置の高速化、低消費電力
化及び高集積化が推進されており、キャリア移動度がシ
リコン（Ｓｉ ）より邊に大きいガリウム・砒素（Ｇａ
Ａｓ ）などの化合物半導体を用いる半導体装置が多数
提案されている。
化合物半導体においては少数キャリアの寿命が短いこと
などの理由によって、現在主として電界効果トランジス
タ（以下ＦＥＴと略称する）が開発の対象とされている
′が、特に半縁緑性の化合物半導体を基板に用いること
によって浮遊容址ヲ小さくすることができる利点を活用
して、ショットキバリア接合型またはｐ−ｎ接合型のＦ
ＥＴが主流となっている。
などの理由によって、現在主として電界効果トランジス
タ（以下ＦＥＴと略称する）が開発の対象とされている
′が、特に半縁緑性の化合物半導体を基板に用いること
によって浮遊容址ヲ小さくすることができる利点を活用
して、ショットキバリア接合型またはｐ−ｎ接合型のＦ
ＥＴが主流となっている。
（ｅ） 従来技術と問題点
ガリウム・砒素７０ットキパリア接合型電界効果トラン
ジスタ（以下ＧａＡｓ ＭＥＳ ＦＥＴ と略称する
）は、単一のトランジスタとして例えばマイクロ波帯の
増幅などに既に実用化されているが、更に情報処理装置
などを目的とする化合物半導体呆稙回路装置を形成する
トランジスタ素子の主流と目されている。
ジスタ（以下ＧａＡｓ ＭＥＳ ＦＥＴ と略称する
）は、単一のトランジスタとして例えばマイクロ波帯の
増幅などに既に実用化されているが、更に情報処理装置
などを目的とする化合物半導体呆稙回路装置を形成する
トランジスタ素子の主流と目されている。
従来性なわれているＧａＡｓ ＭＥＳ ＦＥＴは第１図
（ａ）及び（ｂ）に断面図を示す２種の構造に大別され
る。
（ａ）及び（ｂ）に断面図を示す２種の構造に大別され
る。
第１図（ａ）に示す構造では、半絶縁性ＧａＡｓ基板１
に例えばイオン注入法によって或いは不純物をドープし
たＧａＡｓエピタキシャル成長層によって動作層領域２
が形成され、この動作層領域２にオーミック接触するソ
ース電極３及びドレイ／電極４と、両電極の中間にショ
ットキバリア接合型のゲート電極５とが形成されている
。
に例えばイオン注入法によって或いは不純物をドープし
たＧａＡｓエピタキシャル成長層によって動作層領域２
が形成され、この動作層領域２にオーミック接触するソ
ース電極３及びドレイ／電極４と、両電極の中間にショ
ットキバリア接合型のゲート電極５とが形成されている
。
また第１図（ｂ）に示す構造では、前記構造に加えてソ
ース電極３及びドレイン電極４の下にゲート電極５に位
置整合する高不純物濃度のソース領域６及びドレイン領
域７がそれぞれ形成されている。
ース電極３及びドレイン電極４の下にゲート電極５に位
置整合する高不純物濃度のソース領域６及びドレイン領
域７がそれぞれ形成されている。
この構造のＧａＡｓ ＭＥＳ ＦＥＴの製造方法として
は、動作層領域２上に高融点金属によってゲート電極５
を設け、このゲートを極５をマスクとする不純物イオン
注入によってソース領域６及びドレインゆ 領域７を形成するいわいるセルフアライメント法が一般
に行なわれている。
は、動作層領域２上に高融点金属によってゲート電極５
を設け、このゲートを極５をマスクとする不純物イオン
注入によってソース領域６及びドレインゆ 領域７を形成するいわいるセルフアライメント法が一般
に行なわれている。
このゲート電極に位置整合する高不純物濃度領域を設け
たＭＥＳＦＥＴの特性は前者に比較して、ソース抵抗が
大幅に低減されること、表面準位による空乏層の影響が
低減されることなどの特徴を有して、高トランスコンダ
クタンス、−値電圧の高均一性、高集積、高信頼性が最
も強く要求きれる集積回路装置にはこの構造が用いられ
ている０しかしながらこの構造においては、ゲート金属
と高不純物、低抵抗のソース−ドレイン領域とが接触し
ているために、ゲート耐電圧及びドレイン耐電圧の低下
などの問題を生じ易い。更に、高不純物濃度領域への不
純物の導入を従来一般に行なわれている如くイオン注入
法によって行なった場合には、ｎ型の最大活性化キャリ
ア濃度値が１×１０〔α 〕程度に止まシ、しかも表面
領域のキャリア濃度は多段注入を行なった場合において
も内部に比較して低下するために、ソース電極及びドレ
イン電極の接触抵抗値の低減は充分ではない０ （ｄ） 発明の目的 本発明は、化合物半導体電界効果トランジスタに関して
、そのソース電極及びドレイン電極の接触抵抗を低減し
、かつゲート耐電圧を確保することができる半導体装置
の製造方法を提供することを目的とする。
たＭＥＳＦＥＴの特性は前者に比較して、ソース抵抗が
大幅に低減されること、表面準位による空乏層の影響が
低減されることなどの特徴を有して、高トランスコンダ
クタンス、−値電圧の高均一性、高集積、高信頼性が最
も強く要求きれる集積回路装置にはこの構造が用いられ
ている０しかしながらこの構造においては、ゲート金属
と高不純物、低抵抗のソース−ドレイン領域とが接触し
ているために、ゲート耐電圧及びドレイン耐電圧の低下
などの問題を生じ易い。更に、高不純物濃度領域への不
純物の導入を従来一般に行なわれている如くイオン注入
法によって行なった場合には、ｎ型の最大活性化キャリ
ア濃度値が１×１０〔α 〕程度に止まシ、しかも表面
領域のキャリア濃度は多段注入を行なった場合において
も内部に比較して低下するために、ソース電極及びドレ
イン電極の接触抵抗値の低減は充分ではない０ （ｄ） 発明の目的 本発明は、化合物半導体電界効果トランジスタに関して
、そのソース電極及びドレイン電極の接触抵抗を低減し
、かつゲート耐電圧を確保することができる半導体装置
の製造方法を提供することを目的とする。
（ｅ） 発明の構成
本発明の前記目的は、（１００）面を主面とする半導体
基体の衣層部に動作層を形成し、該動作層上にゲート電
極をそのゲート幅方向を該基体結晶の＜１１０＞方向に
平行に、選択的に形成し、該ゲート電極をマスクとして
ソース・ドレイン形成領域の前記動作層全選択的に除去
して四部を形成し、該凹部に前記動作層と同一導電型の
不純物を高濃度に含む半導体埋込層を気相成長方法を用
いて選択的に形成し、前記ゲート電極近傍の該半導体埋
込層を除去し、該半導体埋込層上にソース電極とドレイ
ン電極とを形成する工程を含んでなる半導体装置の製造
方法により達成される。
基体の衣層部に動作層を形成し、該動作層上にゲート電
極をそのゲート幅方向を該基体結晶の＜１１０＞方向に
平行に、選択的に形成し、該ゲート電極をマスクとして
ソース・ドレイン形成領域の前記動作層全選択的に除去
して四部を形成し、該凹部に前記動作層と同一導電型の
不純物を高濃度に含む半導体埋込層を気相成長方法を用
いて選択的に形成し、前記ゲート電極近傍の該半導体埋
込層を除去し、該半導体埋込層上にソース電極とドレイ
ン電極とを形成する工程を含んでなる半導体装置の製造
方法により達成される。
（ｆ） 発明の実施例
以下本発明を実施例により図面を参照して具体的に説明
する。
する。
第２図（ａ）乃至（ｆ）は本発明ｋ ＧａＡｓ ＭＥＳ
ＦＥＴに適用した実施例の主要工程を示す断面図であ
る０第２図（ａ）参照 半絶縁性ＧａＡｓ基板１１ば（１００）面をその主面と
している０この基板１１に例えばシリコン（Ｓｉ）を選
択的にイオン注入し、二酸化シリコン（ＳｉＯｚ）等に
より厚さ例えば０．５〔μｍ〕程度の保護膜（図に表示
されない）を設けて、例えば温度８５０（°ＣＬ時間時
間２聞 して、不純物濃度例えば１ｘｌｏ （ｃｍ ）程度
のｎ型動作層１２を形成する。
ＦＥＴに適用した実施例の主要工程を示す断面図であ
る０第２図（ａ）参照 半絶縁性ＧａＡｓ基板１１ば（１００）面をその主面と
している０この基板１１に例えばシリコン（Ｓｉ）を選
択的にイオン注入し、二酸化シリコン（ＳｉＯｚ）等に
より厚さ例えば０．５〔μｍ〕程度の保護膜（図に表示
されない）を設けて、例えば温度８５０（°ＣＬ時間時
間２聞 して、不純物濃度例えば１ｘｌｏ （ｃｍ ）程度
のｎ型動作層１２を形成する。
次いで例えばチタン・タングステン・シリサイド（ Ｔ
ｉＷＳ ｉ ） 、 タングステン拳シリサイド（ＷＳ
ｉ）などの高融点金属を用いて、リフトオフ法等によっ
てゲート電極１３を形成する。ただし、このゲート電極
１３のゲート幅方向全基板１１の＜ １１０＞方向に平
行に配置する。
ｉＷＳ ｉ ） 、 タングステン拳シリサイド（ＷＳ
ｉ）などの高融点金属を用いて、リフトオフ法等によっ
てゲート電極１３を形成する。ただし、このゲート電極
１３のゲート幅方向全基板１１の＜ １１０＞方向に平
行に配置する。
第２図（ｂ）参照
基板１１の全面金覆う皮膜１４を例えば５ｉ０２によっ
て形成し、ソース・ドレイン形成領域及びゲート電極１
３を入出する開口を形成してマスクとする。
て形成し、ソース・ドレイン形成領域及びゲート電極１
３を入出する開口を形成してマスクとする。
次いで例えば硫酸（Ｈ２ＳＯ４）系又は水酸化カリウム
（ＫＯＨ）系エツチング液による化学エツチング法又は
四弗化炭素（ＣＦ’４）のプラズマガス等によるドライ
エツチング法を用いて、ソース−ドレイン形成領域の動
作層１２ｉ深さ例えば０．２乃至０．３〔μｍ〕程度選
択的に除去することによって凹部１５を形成する。
（ＫＯＨ）系エツチング液による化学エツチング法又は
四弗化炭素（ＣＦ’４）のプラズマガス等によるドライ
エツチング法を用いて、ソース−ドレイン形成領域の動
作層１２ｉ深さ例えば０．２乃至０．３〔μｍ〕程度選
択的に除去することによって凹部１５を形成する。
第２図（ｃ）参照
前記凹部１５の断面形状は、基板１１の主面が（１００
）面であシ、ゲート幅方向が＜１１０＞方向に平行に配
置された本発明においては、第２図（ｃ）に示す如く下
床がりとなる。この形状はＧａＡｓ結晶の（１１１）
Ａ面（Ｇａ而）と（１１１）Ｂ面（Ａｓ面）とのエツチ
ング速度の差によって得られる。
）面であシ、ゲート幅方向が＜１１０＞方向に平行に配
置された本発明においては、第２図（ｃ）に示す如く下
床がりとなる。この形状はＧａＡｓ結晶の（１１１）
Ａ面（Ｇａ而）と（１１１）Ｂ面（Ａｓ面）とのエツチ
ング速度の差によって得られる。
第２図（ｄ）参照
前記凹部１５内に気相エピタキシャル成長方法を用いて
、ＧａＡｓ埋込層１６を形成する。本実施例においては
有機金属熱分解気相成長方法（ＭＯＣＶＤ法）を適用し
、例えばＧａの原料としてトリメチルカ゛リウム（（Ｃ
Ｈａ ）ｓ Ｇａ ）とＡｓＬｖ原料としてアルシン（
ＡａＨｓ）とを水素（Ｈ２）あるいはＨ２＋不活性ガス
をキャリアガスとして成長室内に送）、成長温度金例え
ば６００乃至６８０〔℃〕程度としてＧａＡｓ埋込層１
６の成長を行なっている。
、ＧａＡｓ埋込層１６を形成する。本実施例においては
有機金属熱分解気相成長方法（ＭＯＣＶＤ法）を適用し
、例えばＧａの原料としてトリメチルカ゛リウム（（Ｃ
Ｈａ ）ｓ Ｇａ ）とＡｓＬｖ原料としてアルシン（
ＡａＨｓ）とを水素（Ｈ２）あるいはＨ２＋不活性ガス
をキャリアガスとして成長室内に送）、成長温度金例え
ば６００乃至６８０〔℃〕程度としてＧａＡｓ埋込層１
６の成長を行なっている。
なお本実施例においては不純物としてセレン（Ｓｅ ）
を用い、キャリア濃度を５×１０ 乃至９Ｘ１０〔α
〕程度としている。Ｓｅは硫黄（Ｓ）に比較して高濃度
のドーピングが可能であるとともに、拡散係数が小さく
熱処理の際の不純物拡散の影響が少い利点を有する。
を用い、キャリア濃度を５×１０ 乃至９Ｘ１０〔α
〕程度としている。Ｓｅは硫黄（Ｓ）に比較して高濃度
のドーピングが可能であるとともに、拡散係数が小さく
熱処理の際の不純物拡散の影響が少い利点を有する。
本実施例処おいてＱａＡｓ埋込層１６の成長速度は０，
０１乃至０．０３ 〔ｔｔｔｎ／ｍ ）程度であるが結
晶面によって差異があって、四部１５の側壁に現われて
いる（１１１）Ａ面については成長が少なくなｐ１埋込
層１６は第２図（ｄ）に示す如く両端に凹部１６′ヲ有
する形状となる。この形状はゲート耐電圧及びドレイン
耐電圧の確保に極めて有利である。
０１乃至０．０３ 〔ｔｔｔｎ／ｍ ）程度であるが結
晶面によって差異があって、四部１５の側壁に現われて
いる（１１１）Ａ面については成長が少なくなｐ１埋込
層１６は第２図（ｄ）に示す如く両端に凹部１６′ヲ有
する形状となる。この形状はゲート耐電圧及びドレイン
耐電圧の確保に極めて有利である。
第２図（ｅ）参照
前記ＧａＡｓ埋込層１６に対して例えば０．０１乃至０
．０２（μｍ〕程度の僅少なエツチング処理を行なう。
．０２（μｍ〕程度の僅少なエツチング処理を行なう。
エツチング処理方法は化学エツチング法又はドライエツ
チング法を先の凹部１５の形成に準じて選択することが
できる。
チング法を先の凹部１５の形成に準じて選択することが
できる。
このエツチング処理によって成長厚さが僅少であった四
部１５の側壁面上の高不純物濃度のＧａＡｓ層が除去さ
れて、ゲート電極１３と埋込層１６との間の凹部１６′
の幅及び深さが拡大されゲート耐電圧及びドレイン耐電
圧が充分に得られる。
部１５の側壁面上の高不純物濃度のＧａＡｓ層が除去さ
れて、ゲート電極１３と埋込層１６との間の凹部１６′
の幅及び深さが拡大されゲート耐電圧及びドレイン耐電
圧が充分に得られる。
第２図（ｆ）参照
次いでＧａＡｓ埋込ｒｆ１１６上にソース電極１７及び
ドレイン電極１８を設け、更に保護膜１９を形成する。
ドレイン電極１８を設け、更に保護膜１９を形成する。
これらの形成は従来技術によって実施することかできる
０ 以上説明した実施例によって得られたＧａＡｓＭ−ＥＳ
ＦＥＴと従来性なわれているイオン注入法による試料と
を比較した測定例を表に示す。
０ 以上説明した実施例によって得られたＧａＡｓＭ−ＥＳ
ＦＥＴと従来性なわれているイオン注入法による試料と
を比較した測定例を表に示す。
表
木表に示した例の如く、ゲート耐電圧及びドレイン耐電
圧が従来構造に比較して１．５乃至２．３倍程度高めら
れ、ソース電極及びドレイン電極の接触抵抗値も埋込層
のキャリア濃度を９ Ｘ １０ ” ８（ｍ３）″程度
まで一様に高めることができるために充分に低減されて
いる。
圧が従来構造に比較して１．５乃至２．３倍程度高めら
れ、ソース電極及びドレイン電極の接触抵抗値も埋込層
のキャリア濃度を９ Ｘ １０ ” ８（ｍ３）″程度
まで一様に高めることができるために充分に低減されて
いる。
また本発明は従来のイオン注入法と同様にセルフアライ
メント法の利点を有するのみならず、ゲート長が短縮さ
れるに伴ってイオン注入法においてはイオン注入の際の
横方向散乱及び例えば温度５ｏｏ（’ｃ）程度とされる
活性化熱処理の際の横方向拡散の結果ゲート閾値電圧に
大きい変動を生ずるのに対して、本発明においては埋込
層の成長温度も低く、例えばゲート長１〔μｍ〕程度或
いはサブミクロンの場合にはこのゲート閾値電圧の安定
化についても本発明は大きい効果全有する。
メント法の利点を有するのみならず、ゲート長が短縮さ
れるに伴ってイオン注入法においてはイオン注入の際の
横方向散乱及び例えば温度５ｏｏ（’ｃ）程度とされる
活性化熱処理の際の横方向拡散の結果ゲート閾値電圧に
大きい変動を生ずるのに対して、本発明においては埋込
層の成長温度も低く、例えばゲート長１〔μｍ〕程度或
いはサブミクロンの場合にはこのゲート閾値電圧の安定
化についても本発明は大きい効果全有する。
本発明においてはゲート幅方向を基板結晶の＜１１０＞
方向に平行に配置するが、仮にゲート幅方向ｉ＜ｎｏ＞
方向に平行とするならば、第３図に示す如く、動作層１
２の選択的エツチングによって形成される凹部１５の断
面形状は下すほまシとなシ、また埋込層１６の成長は凹
部１５の側壁面上の成長速度が大きく、ゲート電極１３
近傍において特に盛上がりを生ずる。従ってこの方向に
ゲート電極１３を配置することは避けられねばならない
。
方向に平行に配置するが、仮にゲート幅方向ｉ＜ｎｏ＞
方向に平行とするならば、第３図に示す如く、動作層１
２の選択的エツチングによって形成される凹部１５の断
面形状は下すほまシとなシ、また埋込層１６の成長は凹
部１５の側壁面上の成長速度が大きく、ゲート電極１３
近傍において特に盛上がりを生ずる。従ってこの方向に
ゲート電極１３を配置することは避けられねばならない
。
以上説明はＧａＡｓ ＭＥＳ ＦＥＴ ’ｃ例としてい
るが、本発明はＧａＡｓに限定されるものではなく、面
心立方格子よりなる結晶構造上布する化合物半導体に同
様に適用することができる。
るが、本発明はＧａＡｓに限定されるものではなく、面
心立方格子よりなる結晶構造上布する化合物半導体に同
様に適用することができる。
（ｇ） 発明の詳細
な説明した如く本発明によれば、化合物半導体のエツチ
ング速度及びエピタキシャル成長速度の結晶面による差
を巧みに利用して埋込層のゲート電極近傍における成長
を抑制し、更に軽微なエツチング処理を施すことによっ
てケートａ極近傍の前記埋込層が除去されて、高キャリ
ア濃度の埋込層によるソースｅドレインｔｍのオーミッ
ク接触抵抗の低減と、ゲート耐電圧及びドレイン耐電圧
の確保とが両立して充分に達成された化合物子導体電界
効果トランジスタを提供することができる０
ング速度及びエピタキシャル成長速度の結晶面による差
を巧みに利用して埋込層のゲート電極近傍における成長
を抑制し、更に軽微なエツチング処理を施すことによっ
てケートａ極近傍の前記埋込層が除去されて、高キャリ
ア濃度の埋込層によるソースｅドレインｔｍのオーミッ
ク接触抵抗の低減と、ゲート耐電圧及びドレイン耐電圧
の確保とが両立して充分に達成された化合物子導体電界
効果トランジスタを提供することができる０
第１図（ａ）及び（ｂ）は化合物半導体ＭＥＳＦＥＴの
従来例を示す断面図、第２図（ａ）乃至（ｆ）はＧａＡ
ｓ ＭＥＳＦＥＴにかかる本発明の実施例を示す断面図
、第３図は実施例との比較説明のための断面図である。 図に督いて、１１はＧａＡｓ基板、１２１−１：動作層
、１３はゲート電極、１４はＳｉｎ、膜、１５は凹部、
１６はＧａＡｓ埋込層、１６′は凹部、１７はソース電
極、１８はドレイン電極、１９は保護Ｍを示す。 第１ 閥 ぎ ２７ 第 ２ 図 ／３ 第２図 ／３ ／６ ／４／６；
／２ ／６
従来例を示す断面図、第２図（ａ）乃至（ｆ）はＧａＡ
ｓ ＭＥＳＦＥＴにかかる本発明の実施例を示す断面図
、第３図は実施例との比較説明のための断面図である。 図に督いて、１１はＧａＡｓ基板、１２１−１：動作層
、１３はゲート電極、１４はＳｉｎ、膜、１５は凹部、
１６はＧａＡｓ埋込層、１６′は凹部、１７はソース電
極、１８はドレイン電極、１９は保護Ｍを示す。 第１ 閥 ぎ ２７ 第 ２ 図 ／３ 第２図 ／３ ／６ ／４／６；
／２ ／６
Claims (1)
- （１００）面を主面とする半導体基体の表層部に動作層
を形成し、該動作層上にグー５１電極をそのゲート幅方
向を該基体結晶の＜ １１０＞方向に平行に、選択的に
形成し、該ゲート電極をマスクとしてソース・ドレイン
形成領域の前記動作Ｍを選択的に除去して凹部を形成し
、該凹部に前記動作層と同一導電型の不純物を高濃度に
含む半導体埋込層を気相成長方法を用いて選択的に形成
し、前記ゲート電極近傍の該半導体埋込層を除去し、該
半導体埋込層上にソース電極とドレイン電極とを形成す
る工程を含んでなることを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228729A JPS59121981A (ja) | 1982-12-28 | 1982-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228729A JPS59121981A (ja) | 1982-12-28 | 1982-12-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59121981A true JPS59121981A (ja) | 1984-07-14 |
| JPH0358174B2 JPH0358174B2 (ja) | 1991-09-04 |
Family
ID=16880891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57228729A Granted JPS59121981A (ja) | 1982-12-28 | 1982-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121981A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258480A (ja) * | 1985-03-20 | 1986-11-15 | インタ−ナシヨナル・スタンダ−ド・エレクトリツク・コ−ポレイシヨン | 接合型電界効果トランジスタおよびその製造方法 |
-
1982
- 1982-12-28 JP JP57228729A patent/JPS59121981A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258480A (ja) * | 1985-03-20 | 1986-11-15 | インタ−ナシヨナル・スタンダ−ド・エレクトリツク・コ−ポレイシヨン | 接合型電界効果トランジスタおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0358174B2 (ja) | 1991-09-04 |
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