JPS5912207B2 - 増幅回路 - Google Patents

Description

【発明の詳細な説明】 本発明は増幅回路に関し、特にＰチャンネル絶縁ゲート
型電界効果トランジスタ（以下ＭＩ ５ＦＥＴ又は単に
ＦＥＴと称す）とｎチャンネルＭＩＳＦ”ＥＴとからな
る相補型ＭＩＳ’半導体増幅回路（Ｃ−ＭＯ８ＩＣ）に
関する。

従来、電子式腕時計に使用されている水晶発振回路の１
つとして第４図のような回路が公知である。

この回路は基本的には同図に示すようにｎチャンネルＦ
ＥＴＭｎとｐチャンネルＦＥＴＭｐとからなる相補型Ｍ
ＩＳインバータ回路と、この増幅回路の入出力間に正帰
還回路を構成する水晶振動子Ｘ及びコンデンサＣＤ、Ｃ
Ｇとからなる。

また、増幅回路の出力側に設けられた抵抗Ｒｏは周波数
を安定させるためのものである。

ところがかかる発振回路においては消費電力が大きくな
るという問題を有する。

この問題は次のように説明される。

上記発振回路の主要部である相補型インバータ増幅回路
は、完全にディジタル的な信号によって動作させる場合
にはＦ Ｅ Ｔ Ｍ ｎ 、 Ｍ ｐはそれぞれプッシ
ュプル動作を行うことにより両Ｆ”ＥＴが同時にオンに
なる時間は極めて短いので、両ＦＥＴを通して流れる貫
通電流（直流電流）による消費電力の問題は余りない。

しかし、第５図に示すようなリニアな（正弦波）信号が
入力側に印加された場合には、このインバータが遷移領
域（ＦＥＩＭｎ、Ｍ、のそれぞれのしきい値電圧Ｖｔｈ
ｎ％ＶｔｈｐＫ達しない領域、すなわち斜線で示すＹ部
分）で動作する時間が長くなるので消費電力が大きくな
るという問題を有する。

したがって本発明の目的とするところは消費電力の少な
い相補型インバータ増幅回路を提供することにある。

本発明の他の目的は増幅度の犠牲な少なくして低消費電
力化を達成し得る相補型ＭＯ８増幅回路を提供すること
である。

本発明の他の目的は消費電力の小さい発振回路を提供す
ることである。

本発明の他の目的は増幅されたアナログ信号をディジタ
ル信号に変換する低消費電力の波形成形回路を提供する
ことである。

本発明の一実施態様によればＢ級動作をする増幅回路を
有する発振回路が提供され、この発振回路によれば低消
費電力化が可能となる。

本発明の他の実施態様によれば直列接続されたＰチャン
ネルおよびＮチャンネルＭＩＳＦＥＴのドレイン間に抵
抗を直列に挿入した増幅回路が提供される。

この増幅回路によれば、増幅率の犠牲を少なくして低消
費電力化が達成される・本発明の特徴および他の目的は
図面を参照した以下の説明から明らかとなるであろう。

第１図の回路は、ＦＥＴＭｎ、Ｍｐの動作点（バイアス
点）をほぼそれぞれのしきい値電圧Ｖｔｈｎ、Ｖｔｈｐ
近くに設定することにより、両ＦＥＴをＢ級プッシュプ
ル動作させて、低消費電力化を可能とした増幅回路を示
している。

電源端子＝ＶＤＤ側に設けられたｎチャンネル型ＦＥＴ
Ｍｎと電源端子ＶＳＳ側に設けられたｐチャンネル型Ｆ
’ＥＴＭｐとを直列接続し相補型インバータを構成し、
上記ＦＥＴＭｎとＭｐとの間にほぼ同等な値の２つの負
荷抵抗ＲＬ１ 、Ｒｂ２を直列接続し、上記Ｆ”ＥＴＭ
ｎとＭｐのゲートとドレイン間にはそれぞれバイアス抵
抗ＲＦ１ 。

ＲＦ２を接続し、さらにこのＦＥＴＭｎ、Ｍｐのゲート
にはそれぞれ容量素子Ｃ１、Ｃ２を介して入力Ｖｉｎを
共通に印加し、上記負荷抵抗ＲＬ１とＲｂ２との接続点
から出力Ｖｏｕｔを取り出すものとする。

以上のような構成による本発明によれば以下に示す動作
説明によりその目的が達成できろ理由が明らかとなろう
。

第２図は動作説明のための説明図である。

同図では縦軸に出力電圧Ｖｏｕｔをとり、横軸に入力電
圧Ｖｉ ｎをとったものであり、実線で示す曲線はＦＥ
ＴＭｎのドレイン電圧（Ａ点）とゲート電圧（Ｃ点）と
の関係を表わす特性曲線で、一方破線で示す曲線はＦ’
ＥＴＭｐのドレイン電圧（Ｂ点）とそのゲート電圧（Ｄ
点）との関係を表わす特性曲線である。

ＲＦｌ 、ＲＦ２はそれぞれＦ ＥＴＭｎ、Ｍｐのゲー
ト電位をドレインとほぼ等しい直流電位にバイアスする
働きがあり、その抵抗値が低い程バイアス点の安定性が
良く、また高い程増幅率を高く維持できる。

両特性を考慮すると、ＲＦｌ 、ＲＦ’２の抵抗値は約
１０ＭΩに設定すれば良い。

また各Ｆ’ＥＴの負荷抵抗となる抵抗ＲＬ１．ＲＬ２の
抵抗値を各ＦＥＴのオン時におけるソース・ドレイン間
抵抗値に対して高くすればする程、人出力伝達曲線はよ
り急峻な変化を示すと共にゲート・ソース間のバイアス
電圧はそのしきい電圧に近づき、消費電力は一層小さく
なる。

この負荷抵抗ＲＬ１ 、Ｒｂ２は両ＦＥＴのドレイン側
に挿入されているが、これは増幅率の犠牲を小さくする
ためである。

なぜならば、もしそれらがソース側に直列に接続される
と、帰還作用が加わり増幅率が小さくなるからである。

これらの抵抗ＲＦ’１ 、ＲＦ２ ｙ ＲＬｌ お
よびＲｂ２としては、ＰＮ接合で半導体基板から分離さ
れた半導体抵抗、多結晶シリコン体の抵抗やＭＩＳＦＥ
Ｔのゲートに固定電圧（電源電圧、接地電圧）を印加し
てソース・ドレイン間のチャンネル抵抗を利用したＦ’
ＥＴ抵抗を使用することができ、この場合Ｆ’ＥＴ等と
一緒に一つの半導体チップに内蔵（集積化）することが
できる。

さらに、入力Ｖｉ ｎからの信号の直流成分はコンデン
サＣ１、Ｃ２によってカットされるからＦＥＴＭｎ。

Ｍｐのバイアス点はそれぞれ影響されず個別的に定まる
。

この様に、本願発明の回路によれば、相補型増幅回路を
構成するＰチャンネル型ＭＩＳＦＥＴとＮチャンネル型
ＭＩＳＦ’ＥＴのそれぞれのゲートが、相互に直流的に
分離された状態で交流的に結合されるので、それぞれの
ゲートに、相異なるバイアス電圧を供給することができ
るようになる。

本願発明によれば、上記バイアス電圧は、それぞれのＭ
ＩＳＦＥＴのしきい値電圧とほぼ等しくされる。

以上のようにして設定した動作点において、第２図にお
けろ入力Ｖｉ ｎ側に交流信号が印加されると、コンデ
ンサＣ１、Ｃ２を介して得られるＣ点、Ｄ点の信号は同
図に示すようになり、これに対するＡ点、Ｂ点の出力は
増幅された形とな−って表われる。

そして、このＡ点、Ｂ点の合成出力が出力電圧Ｖｏｕｔ
となるのである。

したがって、■サイクルの前半はＦＥＴＭｐがオンとな
ってＢ点に出力が表われ後半ばＦＥＴＭｎがオンとなり
Ａ点に出力が表われ図中斜線で示すような形となる。

このように両ＦＥＴがそれぞれ半サイクルの増幅動作を
分担し、Ｂ級プッシュプル増幅器の動作を行うものとな
る。

本発明による回路ではこのようにＢ級プッシュプル動作
をするので、両ＦＥＴが共にオンとなろ時間は短くなり
、したがって貫通電流が流れる時間は短くなるから消費
電力は小さくなる。

以上のことは、本発明の回路が理想的に動作した場合に
ついてであるが、実際の設Ｂ士に当ってはＦＥＴの動作
速度の関係から本発明の回路構成でも瞬間的には両ＦＥ
Ｔがオンとなりわずかの貫通電流が流れるおそれが生じ
得る。

しかし、かかる場合にも、両Ｆ’ＢＴ間に抵抗ＲＬ１
、ＲＬ２が設けられているためこれによって上記貫通電
流は制限され、殆んど無視できろものとなる。

以上のことより消費電力の少ない増幅回路が得られる。

本発明は上記実施例に限定されず、種にの変形を用いる
ことができる。

例えば、上記実施例では出力をＦ”ＥＴＩｎとＭｐとの
接続点であって負荷抵抗を介した点から１つだけ取り出
すものとしたがこれに限られず用途に応じて各Ｆ’ＥＴ
のドレインからそれぞれ出力を取り出すものであっても
よい。

かかる場合の例としては第３図に示すような発振回路に
使用した場合である。

第３図は電子式腕時計に使用されている水晶発振回路の
１例を示すものであり、増幅手段に本発明の相補型イン
バータ回路を使用し、その入出力間に正帰還回路を構成
する水Ａｆｔ動子Ｘ及びコンデンサＣＤ、ＣＧとからな
る。

そして一般にはこの発振回路の出力Ｖｏｕｔを波形整形
用のインバータを介して分周回路に入力するのであるが
、この場合に次のような問題を有する。

発振回路の相補型インバータには抵抗ＲＬ１ 。

ＲＬ２が設けられているため、その出力Ｖ ｏ ｕ ｔ
は正弦波に近くなる。

したがって、それを直接インバータに入力するとこのイ
ンバータに貫通電流が長い間流れ、やはり消費電力が大
きくなるとい５問題を生ずる。

したがって、本発明の回路を使用する場合には、Ｆ Ｅ
ＴＭｎ、Ｍｐのドレイン点の電圧ＶＡ、ＶＢを出力とし
て取り出しそれぞれな相補型インバータのＦＥＴＭｎ１
、Ｍｐ、に入力し、その出力を波形整形用インバータ
ＩＮを介して分周回路Ｇに入れてやれば良い。

こうすれば、それぞれ分担された増幅出力信号ＶＡｊＶ
Ｂが次段の相補型インバータ（Ｍｎ１２Ｍｐ１ ）に入
ることになり、このインバータには負荷抵抗が入ってい
ないからその出力■には短形波が得られる。

従って、インバータの各ＦＥＴのソース・ゲート間に加
わる増幅出力信号ＶＡ 、ＶＢの直流分はそれぞれのし
きい値電圧近くであるので、波形成形用インバータの両
ＦＥＴが同時にオンする時間は短くなり消費電力が小さ
くされる。

また、本発明の増幅回路は、ＦＥＴの極性を逆にし、電
源電圧の印加方向を逆にして回路を構成するものであっ
てもよいことは言うまでもない。

さらに、上記実施例に示した基本的回路構成に加えて、
その回路動作を有効に行わせるための素子及び回路を付
加してもよい。

本発明は消費電力の少ない増幅回路として広く利用でき
る。

【図面の簡単な説明】

第１図は本発明の１例を示す回路図、第２図はその動作
説明のための説明図、第３図は本発明を発振回路に利用
した場合の回路図、第４図は従来の発振回路の回路図、
第５図は貫通電流が生ずる理由を示す説明図である。 Ｍｎ 、ａｐ ５Ｍｎ１ ｔＭｐｌ ｔ ： ＦＥＴ、
ＲＦｌ、ＲＦ２ ｙＲＬＩ 、ＲＬ２ ｔ ＲＦ 、Ｒ
１） ：抵抗、Ｃ１ｔ Ｃ２ｔｃＧ。 ＣＤ：コンデンサ、Ｘ：水晶振動子、■Ｎ：インバータ
、Ｇ：分周回路。

Claims (1)

1. 【特許請求の範囲】 １ 出力端子と、Ｐチャンネル型ＭＩＳＦＥＴとＮチャ
   ンネル型ＭＩＳＦＥＴのそれぞれのドレインとの間にそ
   れぞれ抵抗手段を接続し、上記両ＭＩＳＦ’ＥＴを電源
   端子間に直列接続し、ゲート相互を直流的に分離した状
   態で交流結合してなり、上記出力端子とゲートとの間に
   正帰還回路を接続することにより発振回路を構成してな
   ることを特徴とする増幅回路。 ２、特許請求の範囲第１項において、正帰還回路は水晶
   振動子により構成されてなることを特徴とする増幅回路
   。