JPS59125465A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS59125465A JPS59125465A JP23414882A JP23414882A JPS59125465A JP S59125465 A JPS59125465 A JP S59125465A JP 23414882 A JP23414882 A JP 23414882A JP 23414882 A JP23414882 A JP 23414882A JP S59125465 A JPS59125465 A JP S59125465A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- shared memory
- address
- bus
- buses
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ１発明の技術分野
本発明は、１つの計算機システムの中に複数のＣＰＵ
（プロセッサ）をもっているマルチプロセッサシステ
ムに関し、更に詳細には主記憶用メモリを共有している
マルチプロセッサシステムにおけるハス方式に関する。
（プロセッサ）をもっているマルチプロセッサシステ
ムに関し、更に詳細には主記憶用メモリを共有している
マルチプロセッサシステムにおけるハス方式に関する。
ｆｂｌ従来技術とその問題点
第１図は複数のＣＰＵでメモリを共有しているマルチプ
ロセッサシステムを示すもので、複数のＣＰＵ１・・・
ＣＰＵ ｎと共有メモリ１が、１つのハスＢに接続され
ている。
ロセッサシステムを示すもので、複数のＣＰＵ１・・・
ＣＰＵ ｎと共有メモリ１が、１つのハスＢに接続され
ている。
このようなシステムにおいて、いま第２図に示すように
、ＣＰＵ ｉがむ１の時点において共有メモリＭのアク
セスが開始し、Ｌ３の時点でアクセスが終了したとする
。するとｔ２の時点で別のＣＰＵｊが共有メモリＭをア
クセスしようとしても、パスＢがＣＰＵ ｉによって使
用されているため、ＣＰＵ１によるアクセス動作が終了
するｔ３の時点まで、ｃｐｕ ｊは共有メモリＭのアク
セスを待たなければならない。そしてＬ３〜ｔ１の時点
までの間は、ＣＰＵｊによってハスＢが専用される。こ
のようにあるＣＰＵがハスＢを使用している間は、他の
ＣＰＩＪは共有メモリをアクセスできず、ｔｚ＝ｔｘの
間、バスＢが空くのを待つことにより、それだけ処理能
力が低下し、マルチプロセッサシステムの長所が損なわ
れる。
、ＣＰＵ ｉがむ１の時点において共有メモリＭのアク
セスが開始し、Ｌ３の時点でアクセスが終了したとする
。するとｔ２の時点で別のＣＰＵｊが共有メモリＭをア
クセスしようとしても、パスＢがＣＰＵ ｉによって使
用されているため、ＣＰＵ１によるアクセス動作が終了
するｔ３の時点まで、ｃｐｕ ｊは共有メモリＭのアク
セスを待たなければならない。そしてＬ３〜ｔ１の時点
までの間は、ＣＰＵｊによってハスＢが専用される。こ
のようにあるＣＰＵがハスＢを使用している間は、他の
ＣＰＩＪは共有メモリをアクセスできず、ｔｚ＝ｔｘの
間、バスＢが空くのを待つことにより、それだけ処理能
力が低下し、マルチプロセッサシステムの長所が損なわ
れる。
（Ｃ）発明の目的
本発明は、従来のメモリを共有するマルチプロセッサシ
ステムにおけるこのような問題を解消し、共有メモリの
アクセスが競合した場合の待ち時間を極限まで短かくで
きるようにすることを目的とする。
ステムにおけるこのような問題を解消し、共有メモリの
アクセスが競合した場合の待ち時間を極限まで短かくで
きるようにすることを目的とする。
（ｄ１発明の構成
この目的を達成する。ために本発明は、複数のＣＰＵで
メモリヲ共有するマルチプロセッサシステムにおいて、 複数組のハスを用い、それぞれのハスに共有メモリの領
域を割り当てると共に、各ＣＩ”Ｕブロックには、それ
ぞれのハスとの間に、メモリをアクセスするアドレスの
値に基づいてハスを選択する手段を備えている構成を採
っている。
メモリヲ共有するマルチプロセッサシステムにおいて、 複数組のハスを用い、それぞれのハスに共有メモリの領
域を割り当てると共に、各ＣＩ”Ｕブロックには、それ
ぞれのハスとの間に、メモリをアクセスするアドレスの
値に基づいてハスを選択する手段を備えている構成を採
っている。
（ｅ＋発明の実施例
次に本発明によるマルチプロセッサシステムが実際上ど
のように具体化されるかを実施例で説明する。第３図は
マルチプロセッサシステムの全容を示すブロック図であ
る。ＣＰＵはハス選択部などを備えたＣＰＵブ）ツクに
含まれた構成になってお１〜Ｂｎのｎ、４：備えており
、それぞれ共有メモリＭに接続ざｂている。そして共有
メモリＭのメモリ領域は、０＝ｎ−＋ に分割され、そ
れぞれのメモリ領＠ Ｍ ｏ −Ｍ ｎ−＋ に、ハス
Ｂ１〜Ｂｎが接続されている。そしてｃｐｕブロックＣ
Ｂｏ −ＣＢｍ−＋ は、総テノハスＢ１〜Ｂｎに接続
されている。
のように具体化されるかを実施例で説明する。第３図は
マルチプロセッサシステムの全容を示すブロック図であ
る。ＣＰＵはハス選択部などを備えたＣＰＵブ）ツクに
含まれた構成になってお１〜Ｂｎのｎ、４：備えており
、それぞれ共有メモリＭに接続ざｂている。そして共有
メモリＭのメモリ領域は、０＝ｎ−＋ に分割され、そ
れぞれのメモリ領＠ Ｍ ｏ −Ｍ ｎ−＋ に、ハス
Ｂ１〜Ｂｎが接続されている。そしてｃｐｕブロックＣ
Ｂｏ −ＣＢｍ−＋ は、総テノハスＢ１〜Ｂｎに接続
されている。
第４図は１つのｃＰＵブロックの構成を示すブロック図
である。ＣＰＵは、ハスＢ１〜Ｂｎからなるシステムハ
スを介して共有メモリＭに接続されるが、専用のローカ
ルメモリ１も備えている。ＣＰＩＩは、データバス／コ
ントロールハス２でローカルメモＩＪ １および各ハス
アービタＡ１〜Ａｎに接続されている。アドレスバス３
はローカルメモ１月およびデコーダ引に接続されており
、また除算器４を介して各ハスアービタＡ１〜Ａｎに接
続されている。更に除算器４は、デコーダＤ２に接続さ
れ、前記のデコーダＤ＋ もデコーダＤ２に接続されて
いる。
である。ＣＰＵは、ハスＢ１〜Ｂｎからなるシステムハ
スを介して共有メモリＭに接続されるが、専用のローカ
ルメモリ１も備えている。ＣＰＩＩは、データバス／コ
ントロールハス２でローカルメモＩＪ １および各ハス
アービタＡ１〜Ａｎに接続されている。アドレスバス３
はローカルメモ１月およびデコーダ引に接続されており
、また除算器４を介して各ハスアービタＡ１〜Ａｎに接
続されている。更に除算器４は、デコーダＤ２に接続さ
れ、前記のデコーダＤ＋ もデコーダＤ２に接続されて
いる。
ＣＰ［Ｉからメモリがアクセスされると、まずそのアＩ
−レスをデコーダＤＩでデコードして、ローカルメモリ
１か共をメモリＭかを判別し、共有メモリＭがアクセス
されている場合は、次のようにし一ζハスの選択が行な
われる。即しデコーダＤ１からデコーダＤ２に共有メモ
リ選択信号が入力すると共に、除算器４によってアドレ
スの値が除算される。そして剰余の値がデコーダＤ２に
入力し、商がアドレスバス３゛でハスアービタＡ１〜Δ
ｎに入力する。デコーダＤ２では、入力した剰余の値に
従って、システムハスＢ１〜Ｂｎの選択が行なわれる。
−レスをデコーダＤＩでデコードして、ローカルメモリ
１か共をメモリＭかを判別し、共有メモリＭがアクセス
されている場合は、次のようにし一ζハスの選択が行な
われる。即しデコーダＤ１からデコーダＤ２に共有メモ
リ選択信号が入力すると共に、除算器４によってアドレ
スの値が除算される。そして剰余の値がデコーダＤ２に
入力し、商がアドレスバス３゛でハスアービタＡ１〜Δ
ｎに入力する。デコーダＤ２では、入力した剰余の値に
従って、システムハスＢ１〜Ｂｎの選択が行なわれる。
即ぢ剰余が０であれば、ハスＢ１が選択されてメモリ領
域Ｍｏに接続され、アドレスバス３”から共有メモリＭ
Ｏのアルレスが指定され、 る。また剰余が１であれ
ば、ハスＢ２が選択されてメモリ領域Ｍ１に接続され、
７１゛レスハス３”からアドレスが指定される。このよ
うに、アドレスの値を除算し、その剰余によってアドレ
スバスを選択し、商の値でアドレスを指定する。
域Ｍｏに接続され、アドレスバス３”から共有メモリＭ
Ｏのアルレスが指定され、 る。また剰余が１であれ
ば、ハスＢ２が選択されてメモリ領域Ｍ１に接続され、
７１゛レスハス３”からアドレスが指定される。このよ
うに、アドレスの値を除算し、その剰余によってアドレ
スバスを選択し、商の値でアドレスを指定する。
第５図はこのようにして共有メモリＭを共用する場合の
各ハスＢ１〜Ｂｎの使用状況を、バスが４つの場合につ
いて示すタイムチャートである。
各ハスＢ１〜Ｂｎの使用状況を、バスが４つの場合につ
いて示すタイムチャートである。
いまＣＰＵ ｉが共有メモリＭをアクセスすると、前記
の除算の結果に従って、ハスＴ３ Ｉ＝ Ｂ ２ ＝
Ｂ ３−＝Ｂ＋＝Ｂ１・・・の順に選択される。即ちメ
モリに対するアクセスは、一般に連続したアドレスにわ
たっていることが多いので、複数組のハスの割り当て方
として、前記のようなアドレスの値の剰余によるデコー
ドを行なえば、ハスＢ１・・・Ｂ４が順次周期的に選択
される。従ってハスＢＩについて見ると、該ハスＢ１が
選択されている間は、他のＣＰＵと競合するが、他のハ
スＢ２〜Ｂ４が選択されているし２〜Ｌ５の間は、他の
ＣＰＵが使用できる。他のＣＰＩＩ ｊが同一ハスＢ１
を選択し゛た場合は、ｔ２〜ｔ５の間にハスＢ＋ を介
して共有メモリＭがアクセスされる。同様にしてＣＰＵ
ｉおよびＣＰＵｊ以外のｃｐｕからも、ＣＰＬＩ ｉ
およびＣＰＩＩ ｊが選択していない空き時間において
、同一ハスＢ＋ を共用し、共有メモリＭをアクセスで
きる。他のハスＢ２〜Ｂ４においても全（同様にして、
時分割の格好でバスを選択し、共有メモリＭをアクセス
する。
の除算の結果に従って、ハスＴ３ Ｉ＝ Ｂ ２ ＝
Ｂ ３−＝Ｂ＋＝Ｂ１・・・の順に選択される。即ちメ
モリに対するアクセスは、一般に連続したアドレスにわ
たっていることが多いので、複数組のハスの割り当て方
として、前記のようなアドレスの値の剰余によるデコー
ドを行なえば、ハスＢ１・・・Ｂ４が順次周期的に選択
される。従ってハスＢＩについて見ると、該ハスＢ１が
選択されている間は、他のＣＰＵと競合するが、他のハ
スＢ２〜Ｂ４が選択されているし２〜Ｌ５の間は、他の
ＣＰＵが使用できる。他のＣＰＩＩ ｊが同一ハスＢ１
を選択し゛た場合は、ｔ２〜ｔ５の間にハスＢ＋ を介
して共有メモリＭがアクセスされる。同様にしてＣＰＵ
ｉおよびＣＰＵｊ以外のｃｐｕからも、ＣＰＬＩ ｉ
およびＣＰＩＩ ｊが選択していない空き時間において
、同一ハスＢ＋ を共用し、共有メモリＭをアクセスで
きる。他のハスＢ２〜Ｂ４においても全（同様にして、
時分割の格好でバスを選択し、共有メモリＭをアクセス
する。
そしていま同一アトレス領域が２つのＣＩ）１１からア
クセスされたために、例えばハスＢ１において、ＣＰＬ
Ｉ ｉとＣ，ＰＵ ｊが競合し、ＣＰＵ ｉが優先的に
バスＢ１を選択したとしても、ＣＩ’Ｕ ｉば間もなく
次のハスＢｌを選択し、ハスＢ１を開放するので、ＣＰ
Ｕｊは、ｔ１〜Ｌ２の間だけ待てばよく、従来の１パス
方式に比べると、待ち時間が大幅に短縮される。
クセスされたために、例えばハスＢ１において、ＣＰＬ
Ｉ ｉとＣ，ＰＵ ｊが競合し、ＣＰＵ ｉが優先的に
バスＢ１を選択したとしても、ＣＩ’Ｕ ｉば間もなく
次のハスＢｌを選択し、ハスＢ１を開放するので、ＣＰ
Ｕｊは、ｔ１〜Ｌ２の間だけ待てばよく、従来の１パス
方式に比べると、待ち時間が大幅に短縮される。
ｉｆ）発明の効果
以上のように本発明によれば、複数のｃｔ’ｕてメモリ
を共有する場合、ハスも複数組設け、アｌレスの値に従
って順時バスを切り替えて選択し、共有メモリをアクセ
スする方式を採っている。そのため、複数のＣＰＵから
同一のアドレスがアクセスされても、間もなく同ハスは
開放されて、別のＣｌ１ｏ 、６＜選択可能となり、従
来のようなハス競合による待ち時間が短縮され、高速化
および処理能力の向上が図られる−
を共有する場合、ハスも複数組設け、アｌレスの値に従
って順時バスを切り替えて選択し、共有メモリをアクセ
スする方式を採っている。そのため、複数のＣＰＵから
同一のアドレスがアクセスされても、間もなく同ハスは
開放されて、別のＣｌ１ｏ 、６＜選択可能となり、従
来のようなハス競合による待ち時間が短縮され、高速化
および処理能力の向上が図られる−
第１図は従来の１ハス方式のマルチプロセッサシステム
を示すブロック図、第２図は同方式における共有メモリ
のアクセス状態を示すタイムチャー １−１第３図は本
発明によるマルチプロセッサシステムの全容を示すフロ
ック図、第４図は１つのＣＩ〕ｔｌブｏ７りの実施例を
示すプロ、り図、第５図は本発明方式による共有メモリ
のアクセス状態を示ずタイムチャー１−である。 図におい−（、Ｍは共有メモリ、Ｍθ〜Ｍｎ−１はメモ
リ領域、Ｂ＋＝Ｂｎばハス、ＣＢ〔噸〜ＣＢｍ−１はｃ
ｐｕブロック、Ｄ＋ 、Ｄ＋ はデコーク、４は除算器
、Ａ１〜Ａｎはハスアービタをそれぞれ示す。
を示すブロック図、第２図は同方式における共有メモリ
のアクセス状態を示すタイムチャー １−１第３図は本
発明によるマルチプロセッサシステムの全容を示すフロ
ック図、第４図は１つのＣＩ〕ｔｌブｏ７りの実施例を
示すプロ、り図、第５図は本発明方式による共有メモリ
のアクセス状態を示ずタイムチャー１−である。 図におい−（、Ｍは共有メモリ、Ｍθ〜Ｍｎ−１はメモ
リ領域、Ｂ＋＝Ｂｎばハス、ＣＢ〔噸〜ＣＢｍ−１はｃ
ｐｕブロック、Ｄ＋ 、Ｄ＋ はデコーク、４は除算器
、Ａ１〜Ａｎはハスアービタをそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 複数のＣＰ［＋でメモリを共有するマルチプロセッサシ
ステムにおいて、 複数組のハスを用い、それぞれのバスに共有メモリの領
域を割り当てると共に、各ＣＰＩＪブロックには、それ
ぞれのパスとの間に、メモリをアクセスするアドレスの
値に基づいてハスを選択する手段を備えていることを特
徴とするマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23414882A JPS59125465A (ja) | 1982-12-31 | 1982-12-31 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23414882A JPS59125465A (ja) | 1982-12-31 | 1982-12-31 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59125465A true JPS59125465A (ja) | 1984-07-19 |
Family
ID=16966391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23414882A Pending JPS59125465A (ja) | 1982-12-31 | 1982-12-31 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59125465A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100592105B1 (ko) * | 2005-03-25 | 2006-06-21 | 엠텍비젼 주식회사 | 공유 메모리의 분할 영역의 다중 억세스 제어 방법 및 공유메모리를 가지는 휴대형 단말기 |
-
1982
- 1982-12-31 JP JP23414882A patent/JPS59125465A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100592105B1 (ko) * | 2005-03-25 | 2006-06-21 | 엠텍비젼 주식회사 | 공유 메모리의 분할 영역의 다중 억세스 제어 방법 및 공유메모리를 가지는 휴대형 단말기 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5168568A (en) | Delaying arbitration of bus access in digital computers | |
| US4449183A (en) | Arbitration scheme for a multiported shared functional device for use in multiprocessing systems | |
| US6986005B2 (en) | Low latency lock for multiprocessor computer system | |
| JPH0250753A (ja) | コンピュータにおける割込処理装置およびその方法 | |
| JPH0467224B2 (ja) | ||
| US6279066B1 (en) | System for negotiating access to a shared resource by arbitration logic in a shared resource negotiator | |
| US8843681B2 (en) | Techniques for accessing memory, system and bus arbitration | |
| US5931931A (en) | Method for bus arbitration in a multiprocessor system | |
| JP3260456B2 (ja) | コンピュータシステムおよびそれに適した集積回路並びに要求選択回路 | |
| JPS59125465A (ja) | マルチプロセツサシステム | |
| US5826045A (en) | Arbitration parking apparatus and method for a split transaction bus in a multiprocessor computer system | |
| JPH0330175B2 (ja) | ||
| JP2587586B2 (ja) | データ転送方法 | |
| JPH0727488B2 (ja) | メモリアクセス制御方式 | |
| JPS6145348A (ja) | バス優先権制御方式 | |
| JPH02304615A (ja) | 並列ディスク制御バッファの割当て方式 | |
| JPS63175964A (ja) | 共有メモリ | |
| JPH04250553A (ja) | プログラマブルコントローラ | |
| JPH03176754A (ja) | マルチプロセッサシステム | |
| JPS63236153A (ja) | 記憶装置 | |
| JPS58151661A (ja) | メモリ装置 | |
| JPS62546B2 (ja) | ||
| JPH11203253A (ja) | 共有資源排他アクセス制御方式 | |
| JPS6043756A (ja) | メモリ管理方式 | |
| JPH06314231A (ja) | 共用メモリアクセス制御方法 |