JPS5912617A - 温度に比例したゲート電流を使用するスイングを減少させたラッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ディジタル部用！回路に関し、特にエミッタ
結合の論理回路を使用して温度に実質的に比例する大き
さを有する出力信号スウィングを生じる高速ディジタル
ラッチ回路に関する。

多重ビットのディジタル信号を対応するアナログ電圧に
変換するためのディジタル／アナログ・コンバータ回路
は当技術に４６いて公知である。バイポーラ・トランジ
スタの集稍回路技術を用いてモノリシック基板上に形成
された高速ディジタル／アナログ・コンバータは広く使
用されている。

しかし、このようなモノリシックの高速ディジタル／ア
ナログ・コンバータは、コンバータにより処理されるべ
き入力信号を記憶するための手段を通當欠いている。コ
ンバータの応答時間の遅れを避けるため、このような記
憶装置は必然的に早いスイッチング速度を持たなければ
なら７よい。更に、このような記憶装置は、コンバータ
がその上に形成されるモノリシック基板のサイズの大幅
な増加なｍけるため、またこのようブＺコンバータの製
造の歩留まりの対応する低下を避けるために比較的コン
ノξクトでなければならない。

このようなコンバータに対して与えられるディジタル入
力信号はしばし、ばＴＴＬ論理回路により生成されるた
め、１°ＴＬ回路を使用するこのような記憶装置の構成
は明らかに代替的なものとなり、このため記憶装置にｔ
はディジタル入力信号のソースに関して入力的にコンパ
チブルとブ、ｃろ。しかし、従来のＴＴＬ回路は典型的
にバイア１トーラ・コンバータ回路よりも遅く、従って
受入れカ１（いイｔ）号の遅延を生じる結果となる。ト
ランジスタにおける金ドーピングの如き技術およびショ
ットキー・ダイオードの使用は従来のＴＴＬ回路の速度
を増加するものとして公知であり、このような技術は一
般に高速ディジタル／アナログ・コンバータ回路の提供
のため使用される処理方法とコンパチビリティを持たな
い。更に、特にディジタル入力信号内のビット数が、従
ってこのようなラッチ回路敬が比較的大きい場合には、
ＴＴＬのクロックされたデータ・ラッチの構成のため必
要な比較的多数のトランジスタはコンバータが形成され
る基板のサイズを著しく増加させることにブｊる。

コンバータ基板上にクロックされたデータ・ラッチを形
成するためのＴＴＬ回路の使用に代る方法として、当技
術においては周知である直列ゲート作用を用いる比較的
高速のエミッタ結合のロジック構造を用いてこのような
りロック・データ・ラッチを形成するものである。−例
として、ゲート作用ラッチおよびクロックされるＤタイ
プ・フリップフロップを形成するエミッタ機能のロジッ
ク構造が、１９７６年１０月の「工ＥＥＥ　Ｊｏｕ、ｒ
ｎａｌｏｆ　Ｆ３ｏハｃｌ　５ｔａｔｅ　Ｃ１ｒｃＬＬ
ｉｔｓ　Ｊ　　第５Ｇ−８巻、第５号、６５６〜３６１
頁の５ｋｏｋαル著［ＬｓＩのためのエミッタ機能ロジ
ック・ロジック・ファミリー］において示されている。

電流モート８・ロジックを使用するラッチ回路およびマ
スター／スレーブ・フリップフロップ回路は、１９８０
年７月のＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ、
Ｇｉｒｃｕ、ｉｔｓαｎｄＳｙｒｔｅｍｓ」第ＧＡＳ−
２７巻第７号、６２６〜６６５頁のＣｏｏｐｅｒｍａｎ
著１’−ＬＳＩのための高速％　流モード・・ロジック
」において示されている。

このようなエミッタ結合型ロジック構造は一般に高速の
コンバータ回路の形成のため使用される処理方法とコン
パチビリティを有し、コンバータに対するディジタル入
力信号の提供において大きな遅れを避けるため充分なス
イッチング速度を有する。

典型的には、このようなエミッタ結合型の直タＩＩゲー
ト作用ラッチ回路は、閾値または基準電圧に接続された
ば一ス・ターミナルと、最も高いｊｌ−の状態の電源（
通常は接地電位）に対してＳ′ｉ荷抵抗抵抗り結合さね
たコレクタ・ターミナルとを有する更に高レベル・バイ
アスのトランジスタを含んでいる。このバイアス・トラ
ンジスタは、略々接地電圧の高レベルと約０．８ボルト
以丁の接地電位の低レベルとの間で切換る入力信号を受
取るイース・ターミナルを有する入カトラｙジスクに対
しエミッタ結合されている。ゲート電ｉ）１シおよび負
荷抵抗は一般に、負荷抵抗の両端に約０８ボルトの電圧
スイングを生じるように選定される。基１％１％／、ｌ
ｊ圧は、入力信号のスイング、即ち約０．４ボルト以下
の接地電位の中間になるように選択される。入力データ
をラッチするためには、第２のエミッタ結合されたトラ
ンジスタ対が提供される。この第２のエミッタ結合きれ
たトランジスタ対はしばしば、ダブル・エミッタ素子と
して前述のバイアス・トランジスタを構成し、かつ第２
のかかるエミッタをフィードバック・トランジスタのエ
ミッタ・ターミナルに結合することによって形成される
。

このフィート９バツク・トランジスタのベース・ターミ
ナルはバイアス・トランジスタのコレクタに対して結合
され、このためラッチのフィートノ之ツク部分は所謂シ
ングル・エンドのフィードバック信号により駆動される
。クロックされた更に低いレベルのエミッタ結合ゲート
は、入力およびフィードバック・エミッタ結合トランジ
スタ対間で、それぞれ最初はラッチ入力におけるデータ
を取得し然る後このデータをフィードバック段内でラッ
チするため、取得モードとラッチ・モード間にラッチ構
造を選択的に切換えるためのゲート構造の比較的高いし
はル内でゲート電流を切換えるのである。

前述の一般的なタイプのエミッタ結合ラッチ回路は、そ
の性能をやや拘束する種々の制約を受ける。例えば、こ
のような直列ゲート構造内のゲート電流は典型的に増加
する温度を低下させる。従って、このようなラッチ回路
における負荷抵抗の両端に生じたロジックのスイングは
、温度が上昇するに伴ってその大きさが決定する。対間
的に、オンのトランジスタにより導通される電流とオフ
・トランジスタにより導通される電流間のある比率を確
保するためエミッタ結合トランジスタ対のベース・ター
ミナルに対して必然的に与えられなければならない電圧
差は、上昇する温度と共に実際に増加する。その結果、
このような回路は、このような温度におけるＯＮ電流と
ＯＦＦ電流の充分な比率を確保するため比較的高い温度
において少なくとも予め定めた電圧スイングを維持する
ように典型的に構成されている。その結果は、公称温度
において、負荷抵抗の両端の電圧スイングがエミッタ結
合トランジスタ内のＯＮ電流対ＯＦＦ電流の同じ比率を
維持するため実際に必要なものより遥かに大きくなるこ
とである。しかし、公称温度における比較的大きなスイ
ングは、ラッチのスイッチング時間が、使用された小さ
な電圧スイングを得た以上に増加する結果となる。

更に、このような回路が切換え速度に悪影響を及ぼすこ
となく作動する最高温度は、バイアス・トランジスタの
ば−ス／コレクタ接合部の飽和によって制限される。こ
のバイアス・トランジスタがＯＮになると、そのコレク
タにおける電圧は接地電圧より０．８ボルト以上低くな
るが、そのベースは接地電圧より約０．４ボルト低くな
る。その結果、このバイアス・トランジスタのベース／
コレクタの接合部は０．４ボルト以上順方向にバイアス
される。トランジスタ自体の内部抵抗を勘定に入れると
、このトランジスタのベース／コレクタ接合部の両端の
実際のＩ＋１方向のバイアスは更に大きくなる。充分に
高い温度においては、このバイアス・トランジスタは飽
和モート８で作動し、これによりスイッチング速度を低
下させるのである。

従来技術のエミッタ結合ラッチ回路のこの他の制約は、
取得モードからラッチされたモードへの切換えに使用さ
れるクロック信号の最低縁部速度に関する。回路の性格
およびクロック信号の縁部速度に従って、取得モードに
おけるノミイアス・トランジスタのコレクタにおいて得
られる低い電圧は、低いレベルのクロック・ゲートが充
分な電流をラッチ回路のフィートバツク段階に切換えて
低い出力レベルを再び得る前に、接地電位に向けて上昇
し始める。この場合、増得モードにおいて得たデータは
、ラッチ回路が完全にラッチされた操作モードに切換え
られる前に失われる。

かかる従来技術のエミッタ結合ラッチ回路の更に別の制
約は、このような回路の入力部分をトランジスタ／トラ
ンジスタ・ロジック（ＴＴＬ）の如き他のディジタル・
ロジック・ファミリーに対してインターフェースする際
に生じる比較的困難な問題である。このようなラッチ回
路の比較的高いレベル以内のバイアス・トランジスタに
対して与えられた閾値即ち基準電圧は一般に、最も大き
な正の電源電圧より僅かに０．４ボルトしか低くない。

このようなエミッタ結合回路は必然的に、ＴＴＬ回路に
より与えられる形式の入力信号に対する応答の困難を有
する。

同様に、出力信号の比較的小さな大きさ、ならびに接地
電位（または他の正の電源電圧）に対して出力信号を即
金させる必要の故に、このような従来技術のラッチ回路
の出力を他のタイプのディジタル、・ロジックの入力部
分にインターフェースすることがしばしば＠３雛となる
。同様な理由により、このようなエミッタ結合ラッチ回
路は高速のディジタル／アナログ・コンバータの入力の
スイッチング段を駆動するためには充分適合しない。

最後に、このような従来技術のエミッタ結合ラッチ構造
は制約されたファンアウト、即ち同じタイプのロジック
・ファミリーである他のゲートを駆動する容量を有する
。例えば、５ｋｏｋα°ルの特許に記載されたＥＦＬタ
イプのラッチ回路は、これにより駆動される余分の各ゲ
ートに対して出力トランジスタ内の余分なエミッタ拡散
を必要とする。

Ｇｏｏｐｅｒｍａｎの特許に開示されたＣＭＬラッチ回
路は、負荷抵抗のサイズが縮小され、これが更にゲート
電流および全体の消費電力を増加することがなければ、
やや制限された出力駆動容量を有する。

従って、本発明の目的は、高速のモノリシック・ディジ
タル／アナログ・コンバータの製造方法および作動速度
とコンパチビリティを有し、こねと同じ基板上に比較的
コンパフナ構造として形成することができるクロック・
データ・ラッチ回路の提供にある。

本発明の別の目的は、これＫより公称出力電圧スイング
の大きさが、ラッチ回路のスイッチング速度を必要以上
に増加させる程大きくならずにそのフィードバック部分
の範囲内にＯＮ電流対ＯＦＦ電流の充分な比率を維持す
るに充分な大きさであるエミッタ結合トランジスタを使
用する高速ラッチ回路の提供にある。

本発明の他の目的は、温度の変化にも拘らず、これによ
り駆動される類似の回路におけるＯＮ電流対ＯＦＦ電流
の予め定めた比率を綺持するため、出力電圧スイングの
大きさが上昇する温度と共に増加するエミッタ結合ラッ
チ回路の枦俳にある。

本発明の更に他の目的は、速度に悪影響を及ぼすことな
く比較的高い温度において作動できるこのようなエミッ
タ結合ラッチ回路の提供にある。

本発明の更に別の目的は、ラッチ回路がラッチされた操
作モードに切換えられる時取得したデータを失う傾向が
減少する如きエミッタ結合ラッチ回路の提供にある。

本発明の更に仙、の目的は、ＴＴＬ回路ならびに他のロ
ジック・ファミリーと入力的にコンパチビリティを有す
る如きエミッタ結合ラッチ回路の提供にある。

本発明の更に他の目的は、ラッチ回路自体のフィードバ
ック段以内にデータの条件を保持するため使用されたも
のを大幅に超える電圧スイングを有する出力信号を提供
することができ、史に容易に他のタイプのスイッチング
回路を駆動する如きエミッタ結合ラッチ回路の提供にあ
る。

本発明の更に他の目的は、ラッチ回路のファンアウト容
量が最小限の付加的な構成要素および電力により大幅に
増加回部な如きエミッタ結合ラッチ回路の提供にある。

本発明の更に他の目的は、閾値レベル即ち基準電圧が温
度の変化にわたる出力信号のスイングを追跡して出力電
圧スイング内で略々中心を維持する如きエミッタ結合ラ
ッチ回路のためのバイアス回路の提供にある。

本発明の上ｉ己および他の目的については、本発明の言
己述が進むにつれて当技術に習熟する者には明らかにな
るであろう。

本発明の一実施態様に従って要約すれば、本発明は、温
度と実質的に比例する大きさ、ならびに温度と実質的に
比例する出力信号スイングを生じるための抵抗９荷を有
する調整されたゲート電流を提供するゲート電流ソース
を含むエミッタ結合直列ゲート構造を含むラッチ回路に
関する。ダブル・エミッタ型ノ２イアス・トランジスタ
は、第１のエミッタを入力トランジスタのエミッタと結
合させ、第２のエミッタをフィート９バツク・ｌ・ラン
ジスタのエミッタと結合させている。入力トランジスタ
のベース・ターミナルは直接または入力ノミツファ回路
を介して入力データ信号を受取る。バイアス・トランジ
スタのベース・ターミナルは、関連するバイアス回路に
よって生成される第１の基準電圧と結合されている。フ
ィードバック・トランジスタのベース・ターミナルは、
取得操作モードの間に得たデータの状態をラッチするた
めバイアス・トランジスタのコレクタ・ターミナルと結
合される。エミッタ結合されたトランジスタ対、即ち電
流操作回路は、ラッチ回路をその取得操作モート９とラ
ッチ操作モードとの間で切換えるため、ゲート電流ソー
スをバイアス・トランジスタの第１または第２のエミッ
タ・ターミナルに選択的に結合する。負荷はバイアス・
トランジスタのコレクタと、バイアス回路により生成さ
れた第２の基準電圧との間に結合され、この第２の基準
電圧は広い公称電圧の範囲内で選択することができる。

本発明の望ましい一実施態様においては、ラッチ回路の
負荷は、バイアス・トランジスタのコレクタと、バイア
ス回路により生成された前記の第２の基準電圧との間で
負荷抵抗と直列に結合された半導体のＰ−Ｎ接合点によ
り形成される。この負荷内の半導体のＰ−Ｎｉ２合はダ
イオード９でよいが、この半導体のＰ−Ｎ接合は、第２
の基準電圧を生成するノミイ′アス回路からの電流のビ
レーンを最小にするため、負荷トランジスタのベース／
エミッタの接合により形成されることが望ましい。

ゲート電流および負荷抵抗は約３００　ミＩＪボルトの
公称出力スイングを生じるように選択されるが、ラッチ
回路のフィード；リフ部分から絶縁された第２の出力信
号を生成するため、比較的大きな値の抵抗を負荷トラン
ジスタのコレクタと最も大きな正の霜′、圧電源の導体
との間に挿入することができ、この第、２の出力信号は
ラッチ自体の前記の６００ミリボルトの公称スイングを
大幅に超える公称の大きさを有する。従って、この第２
の出力信号は更に大きな入力信号スイングを必要とする
他のタイプのスイッチング回路を駆動するため有利に使
用することができ−るのである。

前述の如きラッチ回路の負荷内の半導体のｐ−Ｎ接合の
使用の結押、この負荷により生じた電流における変化の
故に接合小の両端の電圧における変化により出力信号の
スイングの一部が生じる。

この接合点の電圧におけるこのようなシフトは、ラッチ
回路のフィードバック部分のスイッチング特性における
オフセット分を生じる。このオフセットの部分的成分ま
たは全成分は、これと共和結合された入力トランジスタ
およびフィート９バツク・トランジスタのエミッタ領域
よりも大きなバイアス・トランジスタの第１と第２のエ
ミッタのエミッタ領域を形成することにより達成するこ
とができる。更に、バイアス・トランジスタ内のエミッ
タのサイズを増加することは、バイア冬・トランジスタ
の全体サイズをこれと対応して増加させ、かつこれと関
連するコレクタの内部抵抗を減少させ、従って、そのコ
レクタ／ベース接合点を順方向にバイアスしようとする
バイアス・トランジスタの内部抵抗成分における電圧降
下は減少する。

更に、バイアス・トランジスタの比較的大きな全体的サ
イズはこれと関連する内部キャパシタンスをやや増加さ
せて、取得モート９とラッチ・モード間の切換えの比較
的長い期間にわたってラッチ回路がデータの状態を保持
することを可能にするのである。

本発明の望ましい実施態様においては、ラッチ回路と関
連するバイアス回路は、第１の基準電圧が与えられる第
１のターミナルと、第２の基準電圧が与えられる第２の
基準ターミナルの間に直列に結合されたノ々イアス抵抗
とＰ−Ｎ半導体接合を含んでいる。このバイデス回路は
更に、バイアス回路内の前記バイアス抵抗と半導体のＩ
）　−Ｎ接合内に温度に比例する電流を流すため、ラッ
チ回路内に含まれた電流ソースと類似の電流ソースを含
んでいる。バイアス抵抗の大きさをラッチ回路の負荷抵
抗の半分になるように選択することにより、バイアス抵
抗の両端の電圧は、バイアス・トランジスタが導通状態
になる時、ラッチ回路の負荷抵抗の両端の電圧降下の丁
度半分に保持される。第１の基準電圧とラッチ回路の出
力信号は共に第２の基準電圧に照合されるため、温度の
変化により生じた第２の基準電圧は第１の基迩雷圧およ
びラッチ回路の出力信号に等しく影響を及ぼす。このた
め、第１の基準電圧は、温度の変化の如何に拘らず、ラ
ッチ回路の出力電圧借景のスイング内で略々その中心に
紐持される。紀２の基準電圧の実際の公称電圧し×ルは
、ラッチ回路の入力を他のｓｋのロジック・ファミリー
とコンパチビリティを輛たせるように比較的広い範囲の
電圧から遣択することができる。

本発明の高いファンアウトを有する実施態様においては
、半導体のＰ−Ｎ接合がラッチ回路の力荷内から排除さ
れ、狛荷抵抗がバイアス・トランジスタのコレクタと第
２の基準電圧との間に直接結合される。この高いファン
アウトの実施態様はその代り、そのば−ス・ターミナル
をバイアス・トランジスタのコレクタに結合しかつその
エミッタ・ターミナルをフィート９バツク・トランジス
タのベースに結合した後置トランジスタを含んでいる。

この後置トランジスタのエミッタは、類似の回路におけ
る比較的多数の入力段を駆動するため使用可能な低いイ
ンピーダンスのラッチの出力信号ソースとして作用する
ものである。

第１図は、本発明の教示内容に従って構成することがで
きる汎用タイプの１２ビツトの２段型ラッチ回路を示し
ている。第１図に示されたこの２段型ラッチ回路の第１
段、即ち入力段は６つの４ビツトのＤ型ラッチ１０．１
２．１４に区分される。各々のラッチ１０．１２および
１４は、１２ビツトのデータ入力ワード９０４ビット部
分（即ち、ニブル）を受取るため４つの入力ターミナル
を含んでいる。ラッチ１０はニブルＡを受取るための入
力ターミナル１５．１６．１７および１８、即ち入力デ
ータ・ワードの４つの最上位ビットを有する。ラッチ１
２はニブルＢを受取るための入力ターミ゛ナル１９．２
０，２１および２２．即ち入力データ・ワードの中間の
４ビツトを有する。同様に、ラッチ１４はニブルＣを受
取るための入力ターミナル、即ち入力データ・ワードの
最下位の４ビツトを有する。ラッチ１０は、第１図の矢
印２７で示される４ビツト巾の出力を生じる。同様に、
ラッチ１２と１４は各々、第１図においてそれぞれ矢印
２８．２９により示された４ビツト巾の出力を生じるの
である。

導線３０は、取得モート９とラッチされたモーｒとの間
でラッチ１０を切換えるため、クラック信号をラッチ１
０に接続する。取得モート９においては、ラッチ１００
入力ターミナル１５〜１８により受取られた入力信号は
その４ビツト巾の出力２７に対して通過することを許さ
れる。しかし、ラッチされたモーＰにおいては、ラッチ
１０は４ビツトｌ］の出力２７を入力ターミナル１５〜
１８により後で受取られるデータ信号を表わす予め定め
た条件で保持する。ラッチ１０がラッチ・モードにある
時このラッチにより保持される予め定めた条件は、取得
モードからラッチされたモードへの遷移に応答するクロ
ック信号の状態における変化の直前に入力信号の状態と
対応する。導線３１゜６２は、それぞれラッチ１２と１
４に対して類似するが独立的なりロック信号を与える。

再び第１図のラッチ１０について見れば、導線６０によ
り送られるクロック信号はＯＲゲート３４の出力側に生
成される。同様に、導線６１と６２によってラッチ１２
と１４に対して送られたクロック信号はそれぞれＯＲゲ
ート３６と６８によって生成される。ゲートろ４．３６
および６８の各々の第１のターミナルは導線４０とＷＲ
ＩＴＥターミナル４２に対して結合される。ゲート３４
の第２の入力はｎターミナル４４に対して結合される。

同様に、ゲート６６の第２の入力はＮＢｎターミナル４
５結合され、ゲート３８の第２の入力はＮＧターミナル
４６と結合されている。ラッチ１０は、導線６０により
送られるクロック信号がローのレベル、即ち論理値「０
」にある時、取得モードにおいて作動する。対慶的に、
導線６０により送られるクロック信号がノ・イのレベル
、即ち論理値「１」にある時は、ランチ１０はラッチさ
れたモーｒにおいて作動し、このモーＰにおいては４ビ
ツト巾の出力２７は入力ターミナル１５〜１８によって
受取られたデータ・ビットの状態に応答しない。導線６
ｏにより送られたクロック信号は、ＯＲゲート３４に対
する両人力が論理値「０」のレベルにある時のみ、論理
値「ｏ」のレベルをとる。このように、ＷＲＩＴＥター
１−ル４２およびＮＡターミナル４４が共に論理値「０
」レベルにある時、ラッチ１０は取得モードにあるが、
もしＷＲＩＴＥターミナル４２またはＮＡターミナル４
４のいずれかが論理値「１」にある場合は、ランチ１０
がラッチされたモードをとる。同様に、ＷＲＩＴＥター
ミナル４２とＮＢターミナル４５の双方が論理値「０」
のレベルにある時のみラッチ１２は取得モードにあり、
ＷＲＩ　Ｔ　Ｅターミナル４２とＮＧターミナル４６が
共に論理値「０」のしはルにある時にのみラッチ１２は
取得モードにあるのである。

第１図に示された２段型ラッチは、第２段即ち１２ビツ
トのラッチ４８により形成された出力段を有する。ラン
チ４８はそれぞれランチ１０．１２および１４により与
えられた出力信号２７．２８および２９を受取るための
入力ターミナルを有し、更に、ラッチ４８は番号４９で
示された１２ビツト巾の出力を生じる。ラッチ４８の出
力４９は、アナログ信号への変換のためディジタル／ア
ナ口／・コンバータ（図示せず）の入力切換え回路網に
結合することができる。

再び第１図においては、ＷＲＩＴＥターミナル４２はま
たＯＲゲート５０の第１の入力仰１に対して導線４０に
より結合されている。ＯＲゲート５０の第２の入力はＣ
０ＮＶターミナル５２に対し結合されている。ＯＲゲー
ト５０の出力は、クロック信号を与えるため、導ｍ、５
４によりランチ４８の１つのターミナルに対して結合さ
れている。

導線５４により与えられたクロック信号がロー・レベル
即ち論理値ｒＯＪにある時、ラッチ４８は、１２ビツト
出力４９が直接出力信号２７．２８および２９から受取
ったデータの１２ビツトに対して直接応答する取得モー
ドにある。しかし、導線５４により与えられるクロック
信号がノ・イのレベル（論理値「１」）である時は、ラ
ッチ４８は出力信号４９が出力信号２７．２８および２
９の状態に応答しないラッチされたモート９にある。ラ
ンチ４８がこのラッチ・モードにある時、導線５４から
受取ったクロック信号がロー・レベルからノ・イ・レベ
ルに変化する直前に、出力信号４９は出力信号２７．２
８および２９かも受取ったデータの状態を反映する。導
線５４により与えられたクロック信号は、両方のＷＲＩ
ＴＥターミナル４２とＣ０ＮＶ　　ターミナル５２が論
理値「Ｏ」のレベルにある時は論理値「０」にあり、ま
たさもなければ論理値「１」にある。

第１図に示された２段のラッチの作用については、第２
図に示されたタイミング図を照合することＫより最もよ
く理解できよう。第２図においては、ＤＡＴＡとして示
された波形は、入力ターミナル１５〜２６０１つにより
受取られた入力データの状態と対応する。ＮＸで示され
た波形は、それぞれπズ、■およびＮＯターミナル４４
．４５および４６の１つ以上の状態を示している。

Ｃ０ＮＶおよびＷＲＩＴＥで丞された波形は、それぞれ
Ｃ０Ｎｖ　ターミナル５２およびＷＲＩＴＥターミナル
４２によって受取られた信号と対応する。

波形Ｚ１　は、出力信号２７．２８および２９の１ビツ
トの状態と対応する。例えば、もしＤＡＴＡの波形がデ
ィジタル入力（入力ターミナル１５により受取られた）
の最上位ビットを表わすならば、波形Ｚ　は出力信号２
７の最上位ビットを表わす。

ｚＫ、より示された波形は、出力信号４９内の１つのビ
ットを表わす。例えば、もし波形Ｚ１が出力信号２７内
の最上ビットを表わすならば、波形２　は出力信号４９
内の最上位出力ビットを表わず。本例によれば、この最
上位ビットがニブルＡ内にあるため、波形ＮＸは信号Ｎ
Ａを表わすことになる。

再び第２図においては点線Ｉにより示される時点におい
て、信号Ｈはノ１イ・しばルからロー・しばルへの遷移
状態を経由するが、点線■により示される時点において
は入力データの状態は変化する。しかし、出力信号ｚ１
　は時点■にお（・てを１変化しないが、これはＷＲＩ
ＴＥがノ＼イ・レベルに保持されてラッチ１０．１２．
１４をラッチ・モードに維持するためである。点線■に
より示される時点においては、ＷＲＩＴＥはハイ・しば
ルからロー・レベルへの遷移状態を経由し、ラッチ１０
．１２．１４が取得モードをとることを許容する。

従って、時点■においては、出力信号ｚ１　は入力デー
タ信号の状態を反映するよう状態を変化する。

しかし、出力信号ｚ２は、Ｃ０ＮＶ　　がハイ・レベル
に保持されるため変化しない状態を維持するのである。

第２図に示される時点■においては、ＮＸおよびＷＲＩ
ＴＥの両方はロー・レベルかラノ蔦イ・レベルへの遷移
状態を経由してラッチ１０．１２および１４をラッチ・
モードをとるように強制する。

時点Ｖ＜おいては、入力データの状態は再び変化するが
、ラッチ１０．１２および１４がラッチ・モート９にあ
るため、出力信号ｚ１　は入力データの状態における変
化の影響を受けない。時点■においては、信号Ｃ０ＮＶ
がノ・イ・レベルからロー・し−ニルの遷移状態にある
。それにも拘らず出力信号Ｚ２　は変化しないが、これ
は４ｉＷＲＩＴＥがノ・イのしはルに保持されることに
よりランチ４８をラッチ・モードに維持するためである
。時点■においては、信号ＷＲＩＴＥはハイからローの
レベルへの遷移状態にあり、ラッチ４８が取得モードに
おいて作動することを許容し、従って、出力信号２　は
出力信号ｚ１　の状態を反映するよう状態を変化する。

＃後に、時点■においては、信号Ｃ０ＮＶおよびＷＲＩ
ＴＥは共にロー・レベルからハイ・レベルへの遷移状態
にあって、ラッチ４８に再びラッチされた操作モードを
とらせるのである。

第１図には示さないが、第１図に示された２段ラッチ回
路はデータの流れに対し完全に透過性を有するように構
成することができる。例えば、もしＣ０Ｎｖ　ターミナ
ル５２、ＷＲＩＴＥｐ−ミｆｔｖ４２、ＮＡターミナル
４４、ＮＢターミナル４５および「百ターミナル４６が
全て回時九ロー・しばル即ち論理値「０」に駆動される
ならば、ラッチ１０．１２．１４および１８は全て同時
に取得モードで作動させられ、従って、入力ターミナル
１５〜２６に、対して与えら治るデータにおける変化は
ラッチ４８により生成される出力信号４９の即時の変化
を生じるのである。

第１図に示さｈる２段ラッチの構成のため使用される回
路は第６図および第４図に示されるが、第３図は所要の
ロジック機能を実施して１２ビット信号の１つのビット
をラッチする回路の構成要素を示し、第４図は第３図に
示されたラッチ回路が必要とする種々の基準電圧を生成
するため使用されるバイアス回路を示している。静初に
第３図においては、データ入力ターミナル５６が２進数
デ一タ進号な受取り、第１図に示された入力ターミナル
１５〜２６の一方と対応する。入力ターミナル５６はＰ
ＮＰ　）ランジスタ５８のは−ス・ターミナルと結合さ
れ、そのコレクタは最も大きな負の電源電圧を伝達する
ため電源の導線６０に対して結合されている。バッファ
・トランジスタ５８のエミッタは第１の抵抗６２によっ
て節点６４と結合されている。第２の抵抗６６は節点６
４と、以下において詳細に説明する基準電圧ｖＣ′　　
を導通する導線６８との間に結合されている。

抵抗６２と６６は共にデータ入力ターミナル５６に生じ
てｖＣｏの導線６８に対して照合される入力市９圧から
得た節点６４における電比を生成するための回路網を分
割する電圧を形成する。入力ターミナル５６に対して与
えられた電圧が電圧ｖＣ′　と略々等しいかあるいはこ
れよりも正の値が大きい場合には、節点６４は略々ＶＧ
’　の基準電圧に保持される。あるいはまた、抵抗６６
は、最も大きな電源電圧からの固定された電流を与える
ための電流ソースにより置換することもできる。

バッファ・トランジスタ５８、抵抗６２およヒ抵抗６６
は共に、入力ターミナル５６により受取られた２進数信
号を節点６４に対して与えるための入力装置を形成する
。ノよツファ・トランジスタ５８のエミッタ・ターミナ
ルは抵抗６２により節点６４に対して結合される如くに
示されるが、抵抗６２は短絡結線により、あるいは１つ
以上のダイオードの接合点により置換することができる
。

いすわの場合でも、抵抗６２、または短絡結妻またはこ
れに置換した１つ以上のダイオードがバッファ・トラン
ジスタ５Ｂのエミッタ・ターミナルを節点６４と結合す
るための装置として作用する。

加えて、ＰＮＰ　）ランジスタとして示されるが、メツ
ファ・トランジスタはそのベース・ターミナルをデータ
入力ターミナル５６と結合し、そのエミッタ・ターミナ
ルを直接あるいは抵抗または１つ以上のダイオードを介
して節点６４に対して結合したＮＰＮ）ランジスタとし
て形成することもできる。

再び第６図において、節点６４は入力トランジスタ７０
のベース・ターミナルに結合されている。

トランジスタ７０のコレクタ・ターミナルは、最も大き
な正の電漉電圧を導通するため電源の導線７２と結合さ
れている。トランジスタ７０のエミッタ・ターミナルは
、ダブル・エミッタのノミイアス・トランジスタ７６の
第１のエミッタ・ターミナル７４と結合される。トラン
ジスタ７６のコレクタは節点７８および出力ターミナル
８０と結合されている。出力ターミナル８０に生じた出
力信号はｚｌで示され、例えば、第１図のラッチ１０に
より与えられる４つの出力信号２７の内の１つに対応す
る。

出力ターミナル８０に与えられる出力信号は抵抗８２お
よびトランジスタ８４により構成される負荷の両端に生
じる。抵抗８２は節点７８と、負荷トランジスタ８４の
エミッタターミナルとの間に結合され、このトランジス
タのコレクタ・ターミナルは雪、源の導線７２と結合さ
れ、また七〇Ｒ−ス・ターミナルはＶＣ電圧の基準電圧
導線８６と結合されている。このように、ノＺイアス・
トランジスタ７６に、対するや荷は、節点７Ｂと基準電
圧導線８６との間でトランジスタ８４のエミッタ／ベー
スの接合点と直列に結合された抵抗８２により構成され
る。トランジスタ８４により生じる増巾作用のため、こ
れにより取られるＶＣの導線８６からのば一ス電流は、
このトランジスタのエミッタ・ターミナルにより導通さ
れる電流のごく一部に過ぎない。それにも拘らず、本発
明の別の実施態様はまたトランジスタ８４の代りにダイ
オードで置換すること釦より提出されるが、この場合ダ
イオ−ｒのアノ−白まｖＯの導線８６と結合され、この
ダイオードのカソードは節点７８の反対側の抵抗８２の
端部と結合されている。

節点７８はまたフィードバック・トランジスタ８８のベ
ース・ターミナルと結合されている。本発明の望ましい
本実施態様においては、フィードバック・トランジスタ
８８はダブル・エミッタ型素子であり、その第１のエミ
ッタ９０はバイアス・トランジスタ７６の第２のエミッ
タ・ターミナル９２と結合され、フィードバック・トラ
ンジスタ８８のコレクタ・ターミナルは電源の導線７２
と結合されている。バイアス・トランジスタ７６のベー
ス・ターミナルは、基準電圧■１　を導通する基準電圧
の導線９４に対して結合されている。

トランジスタ７０とバイアス・トランジスタ７６の第１
のエミッタ７４とは節小７８において出力信号を生じる
ためラッチ回路の入力部分を形成し、このラッチ回路は
取得モードにおいて作動させられる。フィードバック・
トランジスタ８８のエミッタ９０とバイアス・トランジ
スタ７６の第２のエミッタ９２とは、ラッチ回路がその
取得モート９かもラッチ・°モードに切換えられた後、
節点７８に生じる出力信号の状態を保持するだめのラッ
チ回路のフィーピノ２ツク部分を形成する。当業者は、
ダブル・エミッタ型のバイアス・トランジスタ７６が共
通のコレクタおよび共通のベースを有する２つの個々の
シングル・エミッタ型トランジスタにより置換すること
ができ、いずれの場合でも、ダブル・エミッタ型トラン
ジスタまたは２個のシングル・エミッタ型トランジスタ
をバイアス・トランジスタ装置と呼ぶことができる。

再び第６図によれば、２段型ラッチ回路の第１段をその
取得モート９とラッチ・モート９の間に切換えるため、
トランジスタ９６と９８を含む電流操作用のエミッタ結
合スイッチが設けられている。

トランジスタ９６のコレクタはトランジスタ７０のエミ
ッタおよびバイアス・トランジスタ７６のエミッタ７４
と結合さ灼ている。トランジスタ９８のコレクタは、バ
イアス・トランジスタ７６のエミッタ９２およびフィー
ドバック・トランジスタ８８のエミッタ９０と結合され
でいる。トランジスタ９６と９８のエミッタ・ターミナ
ルは各々、電流ソースのトランジスタ１００のコレクタ
と結合されている。トランジスタ１００のエミッタ・タ
ーミナルは、抵抗１０２により電源の導線６０と結合さ
れている。トランジスタ１０００ベース・ターミナルは
、バイアス回路によって生じた調整されたＶＲ電圧を導
通する基準電圧の導線１０４と結合されている。以下に
おいて更にこ詳細に述イるよ５に、基準電圧ＶＢは、ト
ランジスタ１００のコレクタにより導通される電流を温
度と略々比例させるように調整されるのである。

トランジスタ９８のベース・ターミナルは、ラッチ回路
の第１段をその取得モート９とラッチ・モードの間に切
換えるため使用されるクロック信号を受取るため導線１
０６と結合されている。例えば、もしデータ入力ターミ
ナル５６が第１図の入力ターミナル１５と対応するなら
ば、導＃１ｏ６は第１図に示されたクロック（＠月の導
線３ｏと対応する。トランジスタ９６のベース・ターミ
ナルは、バイアス回路により生じる基準電圧■２　を導
通させる基準電圧導＃１０Ｂと結合される。導線１０６
における電圧が基準電圧■２Ｉより著しく高い時、トラ
ンジスタ９Ｂは電流ソースのトランジスタ１００により
与えられる電流をエミッタ９０と９２に対して伝達し、
これによりラッチ回路の第１段をラッチ・モードに保持
する。反対に、導線１０６における電圧が基準電圧Ｖ２
　　よりも大幅に低い時は、ラッチ回路の第１段を取得
モードで作動させるため、トランジスタ９６は電流ソー
ス・トランジスタ１００により与えられる電流をエミッ
タ７４およびトランジスタ７０のエミッタに対して導通
させるのである。

第６図はまた、ＯＲゲート３４．６６および６８（第１
図）が各々導＆２１０乙に対してクロック信号を与える
ように形成することができる方法を示している。入力タ
ーミナル１１０は、第１図に示された制御信−＊ＮＡ、
ＮＢおよびＮｏのいずれかを一般的に示す制御信号ＮＸ
を受取る。制御ターミナル１１０はＰＮＰ　）ランジス
タ１１２のば一スと結合され、そのコレクタは最も大き
な負の電源の導線６０°　と結合され、そのエミッタ・
ターミナルは節点１１４と結合される。抵抗１１６は、
節点１１４と、基準電圧Ｖ　、　＋を伝達する基準電圧
導線１１８との間に結合される。以下において更に詳細
に説明するように、基準電圧１７％は導線９４により伝
達される基準電圧ｖ１　　と略々等しい。節点１１４は
またエミッタ後置型トランジスタ１２０の×−ス・ター
ミナルと結合され、そのコレクタ・ターミナルは最も大
きな正の電源導線７２と結合される。トランジスタ１２
０のエミッタ・ターミナルは節点１２２において導線１
０６と結合されている。抵抗１２４は節点１２２と電源
導線６０’　の間に存在する。

同様に、ＷＲＩＴＥ入力ターミナ／Ｉ／１２６はＰＮＰ
トランジスタ１２８のベース・ターミナルと結合され、
そのコレクタ・ターミナルは電源の導線６０９　と結合
されている。トランジスタ１２８のエミッタ・ターミナ
ルは節点１６０と結合され、抵抗１６２は節点１６０と
■１ｔの導線１１８との間に存在する。ダゾル・エミッ
タ後置型トランジスタ１６４はそのベース・ターミナル
を誦ｊ点１３０と結合させ、そのコレクタ・ターミナル
な電源の導線７２と結合させている。トランジスタ１６
４の第１のエミッタ・ターミナル１６６は節点１２２と
結合されている。

エミッタ１６６とトランジスタ１２０のエミッタ間の接
続は、第１図の論理状態６４．６６および６８の各々に
より記号的に表わしたＯＨ２理機能を有効に提供する。

ＮＸターミナル１１０が基準電圧Ｖ、　ｔよりも著しく
低い電圧により駆動されるものとすると、節点１１４は
ターミナル１１００ベース／エミツタの一接合点内に引
張られる。

もしＷＲＩＴＥターミナル１２６もまた基準電圧ｖ□′
よりも著しく低い電圧により駆動されるならば、節点１
６０はターミナル１２６の１つのに−ス／エミッタ接合
点内に引張られることになる。

この場合、後置のトランジスタ１２０と１６４は節点１
２２においてローのしばル（即ち、論理値「０」の状態
）を確保する。トランジスタ９８はこれにより非導通状
態に保持さね、２模型ラッチ回路の第１段はその取得モ
ードで作動させられる。

一方、ＮＸターミナル１１０またはＷＲＩＴＥターミナ
ル１２６が基準電圧ｖ１１またはこねより高い電圧に駆
動される場合には、節点１１４または節点１６０はそれ
ぞれ基糸電圧ｖ１１と略々等しい電圧をとり、節点１２
２はこれにより基準電１圧ｖ１１ヨＦ）　低イ１つのば
−ス／エミッタ接合点電圧である電圧が確保される。以
下において更に詳糾に示ずように、布１圧ｖ１゛は基準
電圧ｖ２　よりも高い１つのベース／エミッタ接合点の
電圧以上の電圧である。従って、ＮＸターミナル１１０
またはＷＲＩＴＥターミナル１２６は基準電圧■、＋ま
たはこれより高い電圧となる時、節点１２２における電
圧は基準電圧ｖ２　よりも更に大きな正値となって、ト
ランジスタ９８が電流をラッチの第１段のフィート９バ
ツク部分に対して伝達することを再伸にするのである。

第６図はまた、第１図に示された１２ビツトの第２段の
ラッチ４８の１つのビットを検出する回路を示している
。第２段のラッチ回路は、ラッチ回路の第１段に関して
前に述べたものと類似の方法で作動する。このラッチ回
路の第２段は、それぞれラッチ回路の第１段のバイアス
・トランジスタ７６と類似する第１と第２の工Ｓツタ１
４０と１４２を有するダブル・エミッタ型バイアス・ト
ランジスタ１６８を有する。このバイアス・トランジス
タ１３８のコレクタは節点１４４と結合されている。負
荷抵抗１４６は、節点１４４を負荷トランジスタ１４Ｂ
のエミッタ・ターミナルに対して結合する。９荷トラン
ジスタ１４８のベース・ターミナルはＶＣの導線８６と
結合される。負荷トラ、ンジスタ１４８のコレクタは節
点１５０および出力ターミナル１５２　（ＶＯ）に対し
て結合されている。節点１５０は、第２の負葡抵抗１５
４によって電曽の導線７２に対して結合されている。

ラッチ回路の第１段に関して前に述ばたフィードバック
・トランジスタ８Ｂは、直列ゲート構造の比較的低いレ
ベル内にあるノミイアス・トランジスタ１３Ｂのエミッ
タ・ターミナル１４０および基準トランジスタ１５８の
コレクタ・ターミナルに対して結合された第２のエミッ
タ１５６を含んでいる。フィードバック・トランジスタ
８８．特にエミッタ・ターミナル１５６は、ラッチ回路
の第１段にある入力トランジスタ７０の機能を有効に複
写し、出力ターミナル８０に対して与えられた出力信号
は２模型ラッチ回路の第２段に対する入力信号として作
用する。

バイアス・トランジスタ１３８のエミッタ・ターミナル
１４２は、直列ゲート構造の比較的低〜・しはル内にあ
るフィードノミツク・トランジスタ１６０のエミッタ・
ターミナルおよび電流スイッチング・トランジスタ１６
２のコレクタ・ターミナルに対して結合されている。電
流カートランジスタ１５８からトランジスタ１６２に対
して切換えられる時節点１４４において生じた信号の状
態をラッチするため、節点１４４をフィードバック・ト
ランジスタ１６００は−ス・ターミナルに対し結合する
ことＫよりフィードバック経路が確保される。節点１４
４はまた、ラッチ回路の第２段により得られたデータお
よび（または）ラッチされたデータと対応する出力信号
を提供するため、出力ターミナル１６４（Ｚ２）Ｋ一対
して結合される。

フィードバック・トランジスタ１６０のコレクタは電源
の導線７２に対して結合される。

次に、第６図に示されたラッチ回路の第２段の比較的低
いレベル以内にある電流スイッチについて述にれば、ト
ランジスタ１５８と１６２のエミッタ・ターミナルは共
に電流ソース・トランジスタ１６６のコレクタと結合さ
れている。トランジスタ１６６のエミッタ・ターミナル
は抵抗１６Ｂによって電踪の導線６０と結合される。電
流ソース・トランジスタ１６６０ベース・ターミナルは
、このトランジスタ１６６のコレクタにより与えられる
電流を温度と略り比例するよう保持するため調整される
ＶＲ導線１０４と結合される。トランジスタ１６２のは
−ス・ターミナルは、第１図に示された導線５４により
伝達されるクロック信号と対応するクロック信号を受則
るため導線１７０と結合されている。トランジスタ１５
８のベース・ターミナルは、クロック化上が対比される
バイアス回路からの基準電圧を受取るためＶ２の導線１
０８と結合されズいる。

第１図について簡単に述イれば、導＃５４により伝ラッ
チ回路の第２段に対して伝達されるクロック信号がＧＯ
ＮＶ　　およびＷＲＩＴＥ信号のＯＲ機能であることが
想起されよう。再び第６図において、このようなＯＲ機
能は節点１７２において形成される。節点１７２　＋？
−後置トランジスタ１６４の第２のエミッタ・ターミナ
ル１７４と、別の後置トランジスタ１７６のエミッタと
結合され、また抵抗１７８を介して電源の導ｍ６０’　
　と結合されている。後置トランジスタ１７６のコレク
タは、最も大きな正値の電源導線７２と結合され、その
ば−ス・ターミナルは節点１８０と結合されている。節
点１８０はＰＮＰ）ランジスタ１８２のエミッタと結合
され、更に抵抗１８４を介してＶ１の導線１１８と結合
されている。トランジスタ１８２のコレクタ・ターミナ
ルは電源導線６０’と結合されるが、そのベース＠ター
ミナルはＣ０ＮＶターミナル１８６と結合されている。

もしＷＲＩＴＥタ−ミｆｙｖ１２６ｔｔＡｉｃｏＮＶタ
ーミナル１８６のいずれか一方がハイ・し／＜／Ｌ／に
あるならば、節点１３０または節点１８０のいずれかが
それぞれ基準電圧Ｖ＝と略々等しい電圧を有し、導線１
７０はこれにより基準電圧■　より高い電圧に確保され
、ラッチ回路の第２段にラッチ・モードをとらせる。一
方、もしＷＲＩＴＥターミナ＃　１２６　ト０ＯＮＶタ
ー　ミｆル１８６カ共にローのしばルに保持されるなら
ば、導線１７０上で確保された電圧は基準電圧ｖ２　よ
り但く、従ってラッチ回路の第２段は取得モードにおい
て作動させられるのである。

次に第４図に示されたバイアス回路においては、第６図
に関して既に説明したものと共通の電源導線および基準
電圧導線は対応する照合番号を付す。

前述の如く、基準電圧導線１０４において確保された電
圧ＶＲは、ラッチ回路内の電流ソースに温度と略々比例
する電流を生じさせるように調整される。このため、点
線のブロック１８８により示された電流ソースは、温度
と略々比例する調整された基準電流を確保するため電源
導線６０と節点１９０との間に結合される。このような
調整された電流ソースを構成する方法は当技術において
は周知であり、ある抵抗の両端の差電圧がある固定され
た比に維持される各電流密度を有する２つ以上の半導体
接合漬のベース／エミッタ接合点における差と対応する
、前記の抵抗の両端の差電圧の付加を実質的に含むもの
である。例えば、このような１つの回路については米国
特許第３，９３０，１７２号に開示されている。

節点１９０は、ダイオードと結合されたＰＮＰ型トラン
ジスタ１９２０ベースおよびコレクタ、ならびにＰＮＰ
型トランジスタ１９４０ベース・ターミナルに対して結
合されている。トランジスタ１９２と１９４のエミッタ
・ターミナルは、それぞれ抵抗１９６と１９８を介して
節点２００と結合されている。節点２００は更に、ＰＮ
Ｐ型トランジスタ２０２のベース・ターミナルならびに
その第１のコレクタ・ターミナル２０４と結合さ牙１て
いる。トランジスタ２０２のエミッタ・ターミナルは電
源導線７２と結合されている。ＰＮＰ型トランジスタ１
９２と１９４は同じ作動特性を有するように同じ方法で
形成された整合素子である。

同様に、抵抗１９６と１９８もまた相互に整合されてい
る。従って、トランジスタ１９４はトランジスタ１９２
内の電流を反映し、電流ソース１８８により生じる濡序
に比例する電流と略々同じコレクタ電流のソースとなる
。トランジスタ１９４のコレクタ・ターミナルは、トラ
ンジスタ２ｏ６のコレクタ・ターミナルおよび後置トラ
ンジスタのベース・ターきナルに対して結合されている
。トランジスタ２０８のコレクタ・り〜ミナルは電源導
線７２と結合され、そのエミッタ・ターミナル！１抗２
１０を介してトランジスタ２０６０に一ス・ターミナル
およびＶＲ導線１０４と結合されている。トランジスタ
２０６のエミッタ・ターミナルは、抵抗２１２を介して
電源導線６０と結合されている。トランジスタ２０Ｂの
β値が比較的高いため、またこねにより生じろエミッタ
電流が比較的小さいため、トランジスタ２０８のベース
・ターミナルを通る電流はトランジスタ１９４のコレク
タ・ターミナルをソースとする電流に比して重要ではな
い。従って、トランジスタ１９４のコレクタをソースと
する電流σ）はとんど全てがトランジスタ２０６のコレ
クタを通るのである。トランジスタ２０８は、トランジ
スタ２０６をしてそのコレクタ・ターミナルに対して与
えられる電流を導通させるに充分な電圧でＶＢ導線１０
４をバイアスする。

更に第４図において、複数の電流ソースは調整された温
度に比例する電流を生じろためＶＲ導線１０４１Ｃより
バイアスされろ。トランジスタ２１４．２１６．２１８
．２２０および２２２の各々は、そのば−ス・ターミナ
ルがＶＲ導俳１０４に結合させ、エミッタ・ターミナル
が抵抗２２４．２２６．２２８．２６０および２６２を
介してそれぞれ電源導線６０と結合されている。トラン
ジスタ２１４〜２２２は各々トランジスタ２０６と整合
され、抵抗２２４〜２３２け各々抵抗２１２と整合され
る。従って、このような各電流ソースはトランジスタ２
０６のコレクタ・ターミナルにより導通されるものと等
しいコレクタ電流を引き、この軍１流は温度と比例する
のである。第６図について簡単に見れば、電流ソース・
トランジスター００と１６６もまたトランジスタ２０６
と整合され、抵抗１０２と１６８もまた抵抗２１２と整
合され、このため、電流ソース・トランジスター００と
１６６のコレクタ・ターミナルにより引５長られろ電流
もまた温度と比例する調整された電流であり、大きさに
おいて電流ソース１８８により生じるものと等しくなる
。

再び第４図について、基準電圧ＶＣ１■１　およびＶ　
が生成される方法について以下に説明する。

トランジスタ２０２は、第２のコレクタ・ターミナル２
６４を節点２６６およびエミッタ後置型トランジスタ２
６８の×−ス・ターミナルと結合させ、そのコレクタ・
ターミナルは電源導線７２と結合きねている。節点２６
６もまた、点線２４０により示された回路網によって電
源導線６０と結合されている。以下に第５いて更に詳細
に説明するように、回路網２４０は節点２３６において
確保される鴇称電圧ならびにその温度追跡特性を決定す
る。後置トランジスタ２６Ｂは、節点２４４およびＶＣ
導線６８に対して結合された第１のエミッタ・ターミナ
ル２４２を有する。節点２４８は電流ソース・トランジ
スタ２１４のコレクタ、・ターミナルと結合されている
。以下において更に詳細に説明する導通経路もまた、節
点２４４と電流ソース・トランジスタ２１６のコレクタ
・ターミナルとの間で確保される。従って、エミッタ・
ターミナル２４２および２４６はｊ誤方向にバイアスさ
れ、ＶＣ導線８６およびＶＣＩ導紳導線において生じる
電圧は各々節点２３６における電圧より低い１つのば一
ス／エミッタ接合Ａ雷、圧である。

第６図について簡単に述イれば、ＶＣＩ導線６８は抵抗
６６、抵抗６２およびトランジスタ５Ｂにより形成され
る入力バッファ回路網に対する市１流をソースし、この
電流は入力ターミナル５６において受取るデータ入力信
号の状態に略々依存して変化する。対間的に、ＶＣ導線
８６から比較的かれた電流は負荷トランジスタ８４およ
び１４８により引張られる比較的小さなば−スミ流に過
ぎない。このように、ＶＣ４線８６およびＶＣ・導線６
８において確保される電圧は略々等しいが、導線６８に
おける大きな電流の遷移状態は導線８６から隔離されて
いる。

第６図について簡単に見れば、導線９４により伝達され
る基準電圧ｖ１　が直列ゲートされるラッチ構造の比較
的高いレベル内のスイッチング閾値を確保する。再び第
４図においては、ｖｌ　導線９４が電流ソース・トラン
ジスタ２２０のコレクタおよび後置トランジスタ２５０
の第１のエミッタ２４９に対して結合され、このトラン
ジスタのコレクタ・ターミナルは電源導線７２と結合さ
れている。トランジスタ２５００イース・ターミナルは
ダイオードと結合されたトランジスタ２５２０は−ス・
ターミナルとコレクタ・ターミナルと結合され、また抵
抗２５４を介して節点２４４と結合されている。トラン
ジスタ２５２のエミッタ・ターミナルは抵抗２５６を介
して節点２５８に結合さね、この節点は更に電流ソース
・トランジスタ２１６のコレクタ・ターミナルならびに
仕置トランジスタ２６０のば一ス・ターミナルに対して
結合されている。トランジスタ２６０のコレクタ・ター
ミナルは電源導線７２と結合され、そのエミッタ・ター
ミナルは電流ソース・トランジスタ２２２のコレクタ・
ターミナルならびに■２基準電圧導線１０８と結合さＪ
ｌている。トランジスタ２５０の第２のエミッタ２６２
は電流ソース・トランジスタ２１８のコレクタ・ターミ
ナルおよびｖ１１導線１１８と結合されている。

第４図においては、移置トランジスタ２５０と２６０に
より引張られるベース電流は、電流ソース・トランジス
タ２１６のコレクタ・ターミナルにより引張られる電流
に比してそれ程重要ではない。従って、抵抗２５４によ
り生じる電流は、トランジスタ２１６によりソースされ
た温度と比例する電流と略々等しい。本発明の望ましい
実施態様においては、抵抗２５４の大きさは、第６図に
示されたラッチ回路の第１段および第２段におけるや荷
抵抗８２と１４６の大きさの半分である。

従って、バイアス回路内の抵抗２５４０両端に生じる電
圧降下は、それぞわ電流ソース・トランジスター００と
１６６によって生じろ電流のため９荷抵抗８２と１４６
の両端における市１圧降下の半分となる。導線９４上に
生じた電圧■１　は、ＶＣ導線８６における電圧から抵
抗２５５０両端の電。

圧降下および仕置トランジスタ２５０のエミッタ２４９
と関連するベース／エミッタ接合点の電圧降下を差引い
たものに等しい。同様に、導線１１８に生じたＶ゛電圧
ＶＣ電圧から抵抗２５４０両端の電圧降下およびトラン
ジスタ２５０のエミッタ２６２と関連するエミッタ／は
−ス接合点の電圧降下を差引いたものである。

再び第６図において、配憶ターミナル８０において確保
された電圧はハイのレベルとローのレベルの間で切換わ
る。出力ターミナル８０におけるハイ・レベルの電圧は
、ＶＣ導線８６における電圧ＶＣから負荷トランジスタ
８４のエミッタ／ベース接合点の電圧およびフィードバ
ック・トランジスタ８Ｅｌより引張られるば一ス電流に
よるや荷抵抗８２０両端における小さな電圧降下を差引
いたものに等しい。出力ターミナル８０において確保さ
れたこのロー・レベルの電圧は、基準電圧ＶＣからトラ
ンジスタ８４のエミッタ／は−ス接合点電圧および電ｉ
Ｎ１ソーストランジスタ１００のコレクタ・ターミナル
がソースとなる温度に比例する電流による抵抗８２０両
端の電圧降下を差引いたものに等しい。従って、出力信
号と関連する雷１圧のスイング、即ちノ・イ・レベルの
出力電圧とロー・レベルの出力電圧間の差が、電流ソー
ス・トランジスタ１００により与えられるゲート電流に
抵抗８２の抵抗値を掛け、トランジスタ８４により生じ
た電流における変化のためのこのトランジスタのエミッ
タ／ベース接合点電圧における差を加えたものである。

この出力電圧スイングの中間点゛ま基準電圧ＶＣからト
ランジスタ８４と関連する平均エミッタ／ベース接合点
電圧および抵抗８２の抵抗値を掛けた調整ゲート電流の
半分を差引いたものに等しい。抵抗２５４（第４図参服
）と関連する電圧降下は調整されたゲート電流による抵
抗８２０両端において降下した電圧の半分であるため、
バイアス電圧■１　は出力電圧スイングの中間点の略々
付近である。更に、抵抗２５４（第４図）における電、
流およびラッチにおける調整されたゲート電流の大きさ
が常に同じであるため、バイアス電１圧Ｖ□は温度の変
化の如何に拘らず出力電圧のスイングの中間点に略々維
持される。

当業者には、最小限度のノイズ・イミユニティを維持す
るため、エミッタに結合された電流スイッチはＯＮに切
換えられるトランジスタのエミッタとＯＦＦに切換えら
れるトランジスタのエミッタにおける電流の少なくとも
最小の予め定めた比率を維持することができるものでな
ければならな斤゛ いととは周知である。このような電流の比率は、Ｉ　　
：／■　　　　として表わすことができる。各ＯＮ　　
　　　　ＯＦＦ 電流がこの比島に保持される時、ＯＮの状態のトランジ
スタとＯＦＦの状態のトランジスタのは−ス／エミッタ
電圧は下式として表わすことができる。即ち、 ｖＢＥ（ＯＮ）＝・ｋＴ／ｑ［λｒＬ（ＩｏＮ／Ｉｏ）
〕；■ＢＥ（ＯＦＦ）＝ｋＴ／ｑ［ｊル（ＩｏＦＦ／Ｉ
ｏ）〕但し、ｋはボルトマンの定数、Ｔは温度、ｑは１
％′、子の電荷量、１０　はエミッタ／ベース接合点と
関連する静止状態の少数キャリア電流である。

従って、ＯＮ［流対ＯＦ’　Ｆ’　ＴＫ流の所要の比率
の維持に必要なＯＮおよびＯＦＦ　）ランジスタのベー
ス／エミッタ接合点電圧における差は下式の如く表わ一
′１−ことができる。即ち、 Δ Δｖ”　ｖＢＥ（ＯＮ）　−”ＢＥ（ＯＦＦ）＝ｋＴ／
ｑ［ハ（ＩｏＮ／Ｉｏ）〕−１ｒＬ（■ｏＦＦ、／■ｏ
）〕−ｋＶｑＣ１？Ｌ（ＩｏＮ／１ｏＦＦ）〕従って、
工きツタ結合されたトランジスタの対のベース・ターミ
ナルに対して与えられた電圧における差が温度に比例す
る限り、ＯＦＦ電流に対するＯＮ電流のある比高は温度
における変動の如何に拘らず維持することができるので
おる。

再び第６図において、出力ターミナル８ｏに生じる出力
電圧のスイングの大きさが温度と略々比例するため、ま
た基漁電圧ｖ１　は出力電圧スイングの略々中間点にお
いて維持されるため、フィート９バツク・トランジスタ
８８のベース・ターミナルおよびバイアス・トランジス
タ７６０ベース・ターミナルに対して与えられる電圧の
差もまた温度に比例することになる。従って、トランジ
スタ８８のエミッタ９０とトランジスタ７６のエミッタ
９２の間における如きＯＮ電川用ＯＦＦ％圧の比率は温
度の変動に拘らず略々一定となる。このため、出力ター
ミナル８０と関連する公称出力電圧は、従来技術のラッ
チ回路に比較してやや小さく（例えば、６００乃至４０
０ミリボルト）なるように選択することができるのであ
る。

公称出力電圧スイングのサイズを減少すると、いくつか
の理由からラッチ回路の高速操作を容易にする。第１に
、高い出力レベルと低い出力レベルとの間の遷移量が決
定させられて、ラッチ回路を迅速に高い出力しばルと低
い出力レベルとの間に切換えることを可能にする。第２
に、出力電圧スイングにおける減少は、こわ、と対応し
、てノ笥アス・トランジスタ７乙の１１１方向にノミイ
アスされたベース／コレクタ接合点が飽和操作モードに
入るよつ充分に順方向にバースト状態になる可能性ヲ低
下させる。

出力ターミナル８０において石（ｆ保されたノミイアス
ミ圧Ｖ　と高像の出力しはル間の電圧の差の前述の分析
においては、や荷トランジスタ８４と関連スルエミッタ
／ベース接合点電圧における変化を無視する。実際に、
このエミッタ／ベース接合点の電圧におけろ変化は、妥
当に高いβ値をとる公称温度における１　００　Ｓ　Ｉ
Ｊボルトより充分に高くなる。負荷トランジスタのエミ
ッタ／ベース接合点の電圧における前述の変化は、出力
電圧スイッチングの実際の中間点から僅かに外れるよう
にバイアス・し×ルｖ１　をスキューさせようとする。

本発明の望ましい実施態様においては、このスキュー作
用は、バイアス・トランジスタ７６のエミッタ７４と９
２のエミッタ領域をトランジスタ７０のエミッタおよび
フィート９バツク・トランジスタ８Ｂのエミッタ９０よ
り大きくす４）ことにより補償される。同様に、バイア
ス・トランジスタ１６８のエミッタ領域１４０と１４２
は、トランジスタ８８のエミッタ１５６とトランジスタ
１６０のエミッタよりも大きく形成されるのである。

バイアス・トランジスタと関連するこの増加するエミッ
タ面積が如何にしてｆ１荷トランジスタのエミッタ／ベ
ース電圧における変化により生じるスキュー効果を補償
しようとするかについての例示として、バイアス・トラ
ンジスタ７６のエミッタ９２がフィート９バツク・トラ
ンジスタ８Ｂのエミッタ９０のエミッタ面積の２倍であ
ると仮定しよう。また関連するエミッタ／ベース接合点
の温度が室温（即ち、６００°Ｋ）であるとしよう。最
後に、エミッタ結合スイッチにおけるＯＦＦ電ｉに対す
るＯＮ電流の最小比率が１００：１と仮定しよう。

最初にバイアス・トランジスタがＯＮとなりフィードバ
ック・トランジスタがＯＦＦとなる場合において、バイ
アス電圧ｖ１　　と出力ターミナル８０に確保された低
い出力レベルとの間の所要の潜在的な電圧は、 Δｖ−ｋＴ／ｑ〔ＱｒＬ（ＪＢＩＡ８／ＪＦＢ）〕テ表
わすれる。但し、ＪＢＩＡＳはバイアス・トランジスタ
における電流密度と対応し、ＪＦＢはフィードバック・
トランジスタにおける電流密度と対応する。前記バイア
ス・トランジスタにおける電流密度はある量の′電流に
対するフィート９バツク・トランジスタにおける電流密
度の半分であるため、上式は下記の如く書き直すことが
できる。

即ち、 Δ■＝ｋＴ／ｑ〔ｌｒＬ雪ｌＢ１Ａ３／ＩＦＢ）〕Δ■
について解を求めると、 ΔＶ＝Ｃ２６ミリボルト）　ｉｒＬ［：（ＩＡ）　（１
ｏＯ／１　）　）＝　１０２ミリボルト 従って、出力ターミナル８０において確保される低いレ
ベルの出力は所要か電流比率を維持するためにバイアス
電圧ｖ１　　より１０２ミリボルト低ければよい。一方
、フィードバック・トランジスタ８８がＯＮであり７６
がＯＦＦであるとすると、出力ターミナル８０において
確保されるハイ・しばルの出力と■１　のバイアス電圧
との間の所要の電圧差は下式で表わされろ。即ち、 Δ■＝ｋＴ／ｑ［ＪｒＬ（ＪＦＢ／ＪＢＩＡ８）〕＝　
ｋＴ／ｑ［１ｎ（ＩＦＶ騒１３１．、））＝　（２６ミ
リボルト）ｉ′ル（（２）（１００／１）＝　１６８ミ
リボ化ト 従って、出力ターミナル８０における高レベルの出力は
、所要の最小電流比率を維持するためにはバイアス電ｌ
′Ｅｖ１　　よりも１６８ミリボルトだけ正値で大きく
なければならない。対照的に、低出力しばルと■　バイ
アス電圧との間の所要の電圧差は１０２ミリボルトでし
かなかった。従って、当業者には、バイアス・トランジ
スタ７乙のエミッタ領域を入力トランジスタ７０のエミ
ッタおよびフィードバック・トランジスタ８Ｂのエミッ
タ９０よりも大きくすることにより、トランジスタ８４
のエミッタ／ば−スミ圧における変動により生じる出力
レベルにおけろスキュー効果を部分的に、あるいは完、
全に補償することができることが明らかであろう。更に
、バイアス・トランジスタ７Ｅ１１３８のエミッタ領域
のサイズを増加させてこれら素子と［ツ］達する固有の
コレクタ抵抗を減少させ、これによりこわらトランジス
タが比較的高い温度において飽和状態になろ回部性を更
に低減させるのである。

再び第６図において、エミッタのサイズ、従ってバイア
ス・トランジスタ７６の全体的な素子サイズを増加する
ことの分析の利点は、データ入力信号がデータの状態を
失うことなく低い麟にラッチ回路が取得モードからラッ
チ・モードへ切換えることができる能力と関連している
。例えば、導線１０６（第３図）により伝達されるクロ
ック信号がラッチ回路の第１段が取得モードをとること
を許容するため低いレベルにあるものとし、またデータ
入力信号が低いしばルにあるものとすると、節点７８に
低い出力しはルを確保するためゲート電流はトランジス
タ９６を流れ、バイアス・トランジスタ７６のエミッタ
７４を流れる。導線１０６により伝達されるクロック信
号が高レイルに切換えられる時、トランジスタ９８はト
ランジスタ９６により前に導通されたゲート電流を導通
し、バイアス・トランジスタ７６のエミッタ７４はもは
や節点７８を低レベルに保持するため必要な電流を導通
することができない。その結果、少なくとも節点７８に
おいて低レイルを補強するため充分な量の電流バイアス
・トランジスタ７６のエミッタ９２が導通″′４−るま
で、節点７８における電圧は一時的に正の方向に移動す
ることができる。

しかし、もし充分な量のキャパシタンスがトランジスタ
８８のエミッタ９０、バイアス・トランジスタ７６のエ
ミッタ９２およびトランジスタ９８のコレクタと関連さ
せられるならば、トランジスタ９８により導通されるコ
レクタ電流は最初散逸状態になって、バイアス・トラン
ジスタ７６のエミッタ９２を導通状態にさせる前にこの
キャパシタンスを放電させる。この場合、節点７８にお
ける電圧は、エミッタ９２が完全に導通状態になる前に
バイアス電圧ｖ１付近もしくはこれよりも高く上昇する
ことができ、その結果取得モードにおいて節点７８に確
保された低い電圧しくルは消尽し得る。データの脱落に
関する前述の問題は、公称出力電圧スイングの大きさが
比較的小さく構成される侍史に大きな問題となる。しか
し、エミッタ７４と９２のエミッタ・サイズの故にバイ
アス・トランジスタ７６の全体的な素子サイズを増加す
ることにより、節点７８と関連するキャパシタンスは増
加させられ、これにより節点７８における電圧が上昇す
る割合を低下させるのである。

再び第６図において、抵抗１５４は節点１４４において
生じた出力信号から隔離されフィート９パツク・トラン
ジスタ１６０と結合されたターεナル１５２において出
力信号を生成するため、電、源導線７２と負荷トランジ
スタ１４８のコレクタとの間に結合されることが判るで
あろう。負荷抵抗８２と１４６はバイアス・トランジス
タ７６と１６８の飽和を避けるため制限された公称スイ
ッチングｉｔ（例えば、３００　ミＩＪボルト）を生じ
るように選択されるが、抵抗１５４は８００ミリボルト
以上を有する出力電圧スイングを生じるように選択する
ことができる。このように、出方ターミナル１５２に生
成された出方信−らは、他のタイプのスイッチング回路
を有利に駆動するためには比較的大きくてよい。

再び第６図においては、導線１１８により伝達される基
憩電圧■１′が導線９４により伝達される基準電圧■１
　を照合するため略々等しいことが想起されよう。抵抗
１１６と抵抗１６２をｖｌ　’４線１１８に対し終端さ
せることにより、節点１２２における最も大きな正値の
電圧が基準電圧ｖ１．より低い１つのエミッタ／ベース
接合点電圧に限定される。これに対応して、スイッチン
グ・トランジスタ９８のコレクタ・ターミナルに加えら
れる、最も大きな負の電圧は基準電圧■１　　より低い
１つのエミッタ／ベース接合点電圧となる。従って、ト
ランジスタ９８のエミッタ／ベース接合点は決して充分
に１順方向にバイアスされた状態にはならず、このため
トランジスタ９８の飽和状態が阻止される。同様な理由
により、ラッチ回路の第２段におけるトランジスタ１６
２の飽和状態もまた阻止されるのである。

トランジスタ９８のベース・ターミナルにより受取られ
るクロック信号の最も大きな正（即ち、高レベル）の電
圧は、略々基準電圧ｖ１＃より低い１つのエミッタ／ベ
ース接合点電圧となる。バイアス電圧ｖ２は、高レイル
および低レベルのクロック信号を識別するためこのよう
な高レベルより低い数百ミリボルトでなければならない
。第４図においては、基準電圧ｖ２は、基準電圧■１か
ら抵抗２５６の両端の電圧降下および１つのエミッタ／
ベース接合点電圧を差引いたものと略々等しい。従って
、基準電圧ｖ２は、抵抗２５６０両端における電圧降下
の程度において高レベルのクロック信号より更に大きな
負の値となる。抵抗２５６により伝達される電流は温度
と比例するため、バイアス電圧ｖ２　とトランジスタ９
８のベース・ターミナルに与えられる高レイルのクロッ
ク信号トの間の電圧差もまた温度と比例的に増加し、こ
れによりトランジスタ９乙におけるＯＦＦ電流に対する
トランジスタ９８のＯＮ電流の比率はその温度範囲にわ
たって維持されることが保証されるのである。

本発明の別の長所は、ラッチ回路の入力仙ターミナルが
、ＴＴＬ論理回路の如き他のロジック・ファミリーによ
り生じる出力信号とコンパチビリティを有するようにす
ることが容易であることである。基準電圧ＶＣ，■　お
よび■２は、比較的広い範囲の公称電圧内で確保するこ
とができる。

更に、このような基準電１圧の温度係数もまた広い範囲
にわたって選択することかできる。その結果、それぞれ
直列ゲート構造の高いレベルと低いレイル内のデータ入
力信号およびクロック信号に対するスイッチング閾値電
圧レベルが容易に入力信号スイングの中心内に設定する
ことができるのである。特に、第４図の回路網２４０は
ｖｌおよびｖ２バイアス電圧を、Ｄｎ入力ターミナル５
６、およびＮＸター１ｆル’＋　１０、ＷＲＩＴＥター
ミナル１２６およびＣ０ＮＶターミナル１８６と関連す
るスイッチング閾値をＴＴＬスイッチング領塚、の中心
にそれぞれ近づけるレベルに対して設定するように選択
することができる。中に、基準ｌ：圧ｖ０および■２の
温度係数は、ラッチ回路の入力を広い温度範囲にわたっ
てＴＴＬコンパチビリティを持たせるように構成するこ
とができる。

第４図においては、回路網２４０内に示された特定の構
成要素は、得々のデータ入力ターミナルおよびクロック
信号人力ターミナルをＴＴＬ回路に対してインターフェ
ースするために適することが判った。第４図に示される
ように、回路網２４０は、節点２３６と節点２６８の間
に接続された６つの直列のダイオードと接続されたトラ
ンジスタ２６２．２６４．２６６のチェーンを含む。節
点２６８もまたトランジスタ２７０のコレクタ・ターミ
ナルおよび抵抗２７２の第１の端部に対して接続され、
この抵抗の他端部はトランジスタ２７０のば−ス・ター
ミナルと接続されている。トランジスタ２７０のエミッ
タ・ターミナルは節点２７４と結合され、抵抗２７６は
節応２７４とトランジスタ２７００ベース・ターミナル
と結合されている。当業者は、トランジスタ２７０ど抵
抗２７２と抵抗２７６とが所謂ＶＢ８乗算器として構成
され、この乗算器においては抵抗２７２０両端の電圧降
下は抵抗２７６に対する抵抗２７２の比率を掛けたトラ
ンジスタ２７０のエミッタ／は−ス接合点電圧と等しく
なる。節点２７４が抵抗２７８により電源導線２６０に
対して接続されている。

ＴＴＬ論理信号に対するラッチ回路の入力ターミナルの
コンパチビリティを容易化するため回路網２４０におけ
る成分をどのようにして選択することができるかを示す
一例として、以下の仮定をしよう。トランジスタ２０２
のコレクタ２ろ４と関連するコレクタ領域は、コレクタ
・ターミナル２６４がソースとする電流を調整された電
流ソース１８８により引張られる電流中と等しくさせる
ためには、コレクタ２０４の領域の半分であると仮定し
よう。トランジスタ２６８のベース・ターミナルが節点
２ろ６から少量の電流を引出すため、回路網２４０によ
り通される電流は電流Ｉと略々等しい。このため、回路
網２４０が通す電流は、電流ソ′−ス・トランジスタ２
１６のコレクタ・ターミナルにより与えられる電流ｌと
等しい。また、トランジスタ２６２．２６４．２６６．
２７０．２６８．２５２および２６０が全である電流お
よび温度において等しいエミッタ／ベース接合点電圧（
ｖＢ８）を有する整合された電流であるものとしよう。

更に、トランジスタ２５４がラッチ回路における９荷抵
抗８２と１４６（第６図参腺）の大きさの半分の大きさ
を有すること、また抵抗２５６が負荷抵抗８２と１４６
の大きさの半分の大きさを有することを仮定する。以上
の仮定に、より、導線６０により送られる電飾電圧に対
する基準電圧ｖ２　について下記の如き関係式を書くこ
とができる。即ち ■＝１・Ｒ２７８＋■ＢＥ（２７ｏ）・〔１＋Ｒ２７２
／Ｒ２７６〕＋ｖＢＥ（２６６）＋ＶＢＥ（２６４）＋
ＶＢＥ（２６２）−ｖＢＥ（２３８）−”Ｒ”５４−”
ＢＥ（２５２）−”Ｒ２５６−ｖＢＥ　（２６０） 上記の仮定による上式を簡単にすると、下記の如くにな
る。即ち、 Ｖ２＝Ｉ−Ｒ２７８＋ＶＢ］ｌｉ、−［１＋Ｒ２７２／
Ｒ２７６］−Ｉ−ＲＬ・（１，５）但し、ＲＬは負荷抵
抗８２と１４６の値を示す。

もし抵抗２７８の大きさが下式の如く表わされるならば
、 Ｒ２７８＝（ｋ＋１．５）ＲＬ また、もし定数ルが式（１＋Ｒ２７２／Ｒ２７６）　を
表わすものとすれば、ｖ２０式は下Ｒ己の如く招き直す
ことができる。即ち、 ■２＝ｋ（工、ＲＬ）＋ｎ（Ｖユ） 温度範囲に対する電圧■２　の追跡の割合は、従って下
記の如く表わすことができる。即ち、Δｖ２／ΔＴ＝ｋ
〔Δ（１，ＲＬ）／ΔＴ〕＋が〔Δ■ＢＦ、／′ΔＴ〕
ｋおよびルの値について上式を解くため、更に公称電圧
■ＢＥが７００ミリボルトであること、またｖＢＥの温
度係数が１℃由り一２ミリボルトであるものとしよう。

また史に、■・ＲＬの公称値は３００ミリボルト（公称
出力電圧スイング）とし、量Ｉ、／ＲＬの温度係数は１
℃当り＋１ミリボルトとする。値ル＝　１．１９２およ
びに＝２．３８５を代入すれば、その結果最も大きな負
の電源電圧より１．５５ボルト高い電圧ｖ２　と略々零
の■２　に対する温度係数を生じる。対応するｖｌ　の
バイアス・しはルは通常最も大きな負の値の電源電圧よ
り２．５５ボルト高くなる。値Ｖ　およびｖ２　に対す
す るこれら電圧は、最も大きな負の電源電圧に綴金される
高レイルおよび低レイルのＴＴＬ入力信号を識別するた
め好適であり、これと関連する小さな温度係数はこれら
が温度範囲にわたって大きく変動しないことを保証する
。更に、その結果得た電圧ｖ２は、ラッチ回路における
電流ソーストランジスター００と１６６（第６図参照）
の飽和状態を避けるため充分に最も大きな負の電源電圧
より高くなるのである。

次に第５図においては、第６図に関して説明したタイプ
のラッチ回路が示されるが、この回路とは高いファンア
ウト能力を与えることにより同じタイプのロジック・フ
ァミリーの他の複数のゲートを駆動する点で異なってい
る。第６図に示されたラッチ回路の第１段に関して前に
記述したものと対応する第５図に示された導線および素
子の構成要素は対応する間合番号を付しである。

第５図に示されるように、ラッチ回路の高いファンアウ
トを有する実施態様は、負荷トランジスタ８４を排除し
、負荷トランジスタ８２を調整された節点７８とＶＣ導
線８６の間に結合する。更に、後置トランジスタ２８０
を節点７８とフィードバック・トランジスタ８８のベー
ス・ターミナルとの間のフィート９バツク経路内に挿置
する。トランジスタ２８０はそのベース・ターミナルを
節点７８と結合させ、そのコレクタ・ターミナルを電源
導線７２に対し、またそのエミッタ・ターミナルを節点
２８２と結合させ、この節点は更にフィードバック・ト
ランジスタ８８のは−ス・ターミナルおよび出力ターミ
ナル８０に対して結合されている。節点２８２もまた電
流ソース・トランジスタ２８４のコレクタ・ターミナル
と結合され、このトランジスタのベース・ターミナルは
ＶＲ導線１０４と結合され、またそのエミッタ・ターミ
ナルは抵抗２８６を介して電源導線６０と結合されてい
る。後置トランジスタ２８０は、フィードバック経路内
の１つのエミッタ／べ御名接合点電圧によって節点７８
に形成された電圧を更に太きな負値に変化させるよう作
用し、出力ターミナル８０において出力信号の低いイン
ピーダンスのソースを確保する。電流ソース・トランジ
スタ２８４は、後置トランジスタ２８０を導通状態に維
持するため駆動電流を提供する。

第５図に示された基準電圧ＶＣ１■　および■２は、第
６図に示されたラッチ回路内におけると同じ相互関係を
有する。更に、トランジスター００のコレクタ・ターミ
ナルをソースとする温度に比例するゲート電流により負
荷抵抗８２０両端に生じた電圧降下は再び略々３００　
ミＩＪボルトとなる。

加えて、第５図に示された高いファンアウトを有するラ
ッチ回路に対する負荷はエミッタ／ベース接合点を含ま
ないため、エミッタ／ベース接合点電圧における変化に
よる前述のオフセット状態はもはや存在しない。従って
、バースト・トランジスタ７６のエミッタ７４とエミッ
タ９２はトランジスタ７０のエミッタおよびフィートノ
之ツク・トランジスタ８８のエミッタ９０と同じサイズ
となる。

第６図に関して説明したラッチ回路の場合におけるよう
に、ｐ荷抵抗８２０両端に生じる電圧スイングが第５図
に示されたゲートにおける温度と比例する電流は温度と
比例して増加することを保証し、また前に説明したバイ
アス回路はバイアス電圧ｖ０が出力ターミナル８０にお
いて生じる出力電圧スイングの中間点に維持されること
を保証する。このため、バイアス・トランジスタ７６お
よびフィードバック・トランジスタ８８のベース・ター
ミナル間に確保される電圧差は温度と比例して増加して
、トランジスタ７６と８８におけるＯＦＦ電流に対する
ＯＮ電流の所要の比が温度の全範囲にわたって維持され
ることを保証するものである。

再び第５図においては本発明の別の実施態様が示される
が、これにおいては電流操作トランジスタ９６と９８が
単純な終端ではなく様々に駆動される。この別の実施態
様においては、トランジスタ９６のベース・ターミナル
が第５図における点線で示されるようにバイアス電圧■
２に対してではなく、ターミナル１０６に対して与えら
れるＣＬＯＣＫ信号の相補関係にあるＣＬＯＧＫ信号を
受取るため、ターミナル１０６Ｉ　と結合される。

当業者には、以下において、比較的少数の構成要素を使
用しながら高速度のモノリシック型のディジタル／アナ
ログ・コンバータを形成するため使用される処理方法と
も共に適用可能である改善された高速度のラッチ回路に
ついて記述するものであることが判るであろう。ラッチ
回路のフィート９バツク部分における比較的小さな電圧
スイングを用いることができることは、高温度における
飽和によるスイッチング連間の低下の可能性を著しく減
少させるものである。この減少した電圧スイングもまた
公称温度における早い切換え時間をもたらす結果となる
。それにも拘らず、温度における変化に対するこれまで
述べたラッチ回路の特性が、充分なＯＮ電流対ＯＦＦ電
流の比が各々のエミッタ結合型トランジスタ・スイッチ
内で保持されて充分なノイズ・イミユニティを提供する
ものである。単に別の負荷抵抗を負荷トランジスタのコ
レクタ内に装入するだけで大きくなった出力信号スイン
グを提供することができるため、ラッチ回路自体の飽和
の危険を招くことなくラッチ回路をして他のタイプのス
イッチング回路を有効に駆動することを可能にするもの
である。更に、広い範囲にわたってスイッチング閾値し
ばルに対する電圧しはルおよび対応する温度係数を選択
することができることは、本文に述べたラッチ回路の入
力ターミナルを直接広い範囲のロジック・ゲートに対し
てインターフェースすることを可能にするものである。

本発明についてはその望ましい実施態様に関して記述し
たが、本文の記述は例示の目的のために過ぎず、本発明
の範囲を限定するものと解釈すｋきものではない。当業
者によれば、頭書の特許請求の範囲に規定される如き本
発明の主旨および範囲から逸脱することなく種々の変更
が可能である。

【図面の簡単な説明】

第１図は１２０入力データ・ビットが４ビツトのグルー
プに個々にラッチすることができる２段の１２ビツトの
データのラッチを示すプロ、ツク図、第２図は第１図内
に示されたラッチ回路に対するラッチの入力データ信号
、クロック信号および出力信号と対応する波形を示すタ
イミング図、第６図は第１図内に示された回路の１ビツ
トのスライスと対応するエミッタ結合、直列ゲート型の
ラッチ回路を示す回路図、第４図は第６図に示されたラ
ッチ回路により使用される種々の基準電圧を生成するた
め使用されるバイアス回路を示す回路図、および第５図
は第６図に示されたラッチ回路の１つの高いファンアウ
トの段の一実施例を示す回路図である。 １０・・・ラッチ、１２．１４・・・ラッチ、１５〜２
２・・・入力ターミナル、６０．６１．６２・・・導線
、６４．６６．３Ｂ・・・ＯＲゲート、４０・・・ＷＲ
ＩＴＥターミナル、４４・・・ＮＡターミナル、４５・
・・ＮＢターミナル、４６・・・ＮＯターミナル、４８
・・・ラッチ、５０・・・ＯＲゲート、５２−、、Ｃ０
ＮＶターミナル、５４・・・導線、５６・・・データ入
力ターミナル、５８・・・ＰＮＰ　）ランジスタ、６０
・・・電飾導線、６２・・・抵抗、６４・・・節点、６
６・・・抵抗、６８・・・ＶＣ・　導線、７０・・・入
力トランジスタ、７２・・・電源導線、７４・・・エミ
ッタ・ターミナル、７６・・・バイアス・トランジスタ
、７８・・・節点、８０・・・出力ターミナル、８２・
・・抵抗、８４・・・トランジスタ、８６・・・ｖｃ導
ｉ、８８・・・フィードバック・トランジスタ、９０．
９２・・・エミッタ・ターミナル、９４・・・導線、９
６．９８．１００・・・トランジスタ、１０４．１０６
．１０８・・・導線、１１０・・・入力ターミナル、１
１２・・・ＰＮＰ　）ランジスタ、１１４・・・節点、
１１６・・・抵抗、１１８・・・導線、１２０・・・エ
ミッタ後置型トランジスタ、１２２・・・節点、１２４
・・・抵抗、１２６・・・ＶＲＩＴＥ入カターミナル、
１２８・・・ＰＮＰ）ランジスタ、１３０・・・節点、
１６２・・・抵抗、１６４・・・ダブル・エミッタ後置
型トランジスタ、１３６・・・エミッタ・ターミナル、
１６８・・・ダブル・エミッタ型バイアス・トランジス
タ、１４０．１４２・・・エミッタ・ターミナル、１４
４・・・節点、１４６・・・負荷抵抗、１４８・・・負
荷トランジスタ、１５０・・・節点、１５２・・・出力
ターミナル、１５４・・・負荷抵抗、１５６・・・エミ
ッタ・ターミナル、１５８・・・基準トランジスタ、１
６０・・・フィードバック・トランジスタ、１６２・・
・電流スイッチング・トランジスタ、１６４・・・出力
ターミナル、１６６・・・電流ツース・トランジスタ、
１７０・・・導線、１７２・・・節点、１７４・・・エ
ミッタ・ターミナル、１７６・・・後置トランジスタ、
１８０・・・節点、１８２・・・ＰＮＰ型トランジスタ
、１８４・・・抵抗、１８６、−、Ｃ０ＮＶターミナル
、１８８・・・ブロック、１９０・・・節点、１９２．
１９４・・・ＰＮＰ型トランジスタ、１９６．１９８・
・・抵抗、２００・・・節点、２０２・・・ＰＮＰ型ト
ランジスタ、２０４・・・コレクタ・ターミナル、２０
６．２０８・・・トランジスタ、２１０．２１２・・・
抵抗、２１４．２１６．２１８．２２０．２２２・・・
トランジスタ、２２４．２２６．２２８．２６０．２３
２・・・抵抗、２３４・・・コレクタ・ターミナル、２
６６・・・節点、２６８・・・後置トランジスタ、２４
０・・・回路網、２４２・・・エミッタ・ターミナル、
２４４．２４８・・・節点、２４９・・・エミッタ・タ
ーミナル、２５０・・・後置トランジスタ、２５２・・
・トランジスタ、２５４．２５６・・・抵抗、２５８・
・・節点、２６０・・・抵抗、２６２・・・エミッタ・
ターミナル。 特許出願人　バー・ブラウン・リサーチ・（外４名） ’Ｉ＝ｘｒ；、、４ ＴＩ凸−５

Claims (9)

【特許請求の範囲】
1. （１）２進数デ一タ信号を受取り、９増った２進数デ一
   タ信号を選択的に記憶するためのラッチ回路において、 （ａ）少なくとも１つのコレクタ・ターミナルと、ベー
   ス・ターミナルと、第１と第２のエミッタ・ターミナル
   を有するバイアス・トランジスタ装置と、 （Ａ＋　　第１の電源電圧を通電する第１の電源導体と
   、 ＩＣ＋　　エミッタと、ベースと、コレクタ・ターミナ
   ルを有する入力トランジスタを設け、該入力トランジス
   タのコレクタ・ターミナルは前記第１の電源導体と結合
   され、前記入力トランジスタのエミッタ・ターミナルは
   前記）ぞイアス・トランジスタ装置の第１のエミッタ・
   ターミナルと結合され、 （ｄ）２進数デ一タ信号を前記入力トランジスタのベー
   ス・ターミナルに対して与えるスカ装置と、 １６１　　エミッタと、ベースと、コレクタ・ターミナ
   ルを有するフィードバック・トランジスタとを設け、該
   フィート９バツク・トランジスタのエミッタ・ターミナ
   ルは前記バイアス・トランジスタ装置の第１のエミッタ
   ・ターミナルに対して結合され、前Ｆフィードバック・
   トランジスタのベース・ターミナルは前記バ（７ス・ト
   ランジスタのコレクタ・ターミナルに対して結合され、
   前記フィート８バツク・トランジスタのコレクタ・ター
   ミナルは前記第１の電源導体に対して結合され、 σ１　第２の電源の電圧を通電する第２の電源導体と、 （９１前記第２の電源と結合され、前記ラッチ回路の温
   度に実質的妊比例する大きさを有する調整されたゲート
   電流を与える記憶ターミナルを有するゲート電流ソース
   と、 （Ａ＋　　第１と、第２と、第６０■５流を導通するタ
   ーミナルを有する電流操作装置とを設け、該第１と第２
   の電流導通ターミナルはそれぞれ前記バイアストランジ
   スタ装置の第１および第２のエミッタ・ターミナルと結
   合され、前記第３の電流導通ターミナルは前記の直接さ
   れたゲート電流を受ニレるため前記ゲート電流ソースの
   出力ターミナルと結合され、前記型、流扮作装置は、前
   記第１または第２の電流導通ターミナルに対して前記の
   調整されたゲート電流を選択的に導通ずるため、制御信
   号を受取りかつこの制御信号に対応する制御装置を含み
   、 ＋ｉ＋　　前記第１と第２の電海湧体間に結合され、前
   記バイアス・トランジスタのベース・ターミナルに対し
   て第１の基準電圧を与えるための第１の基準ターミナル
   と、前記基準電圧を与えるための第２の基準ターミナル
   とを有する）；イアス回路と、 ０）前記バイアス回路の第２の基準ターミナルと前記バ
   イアス・トランジスタ装置のコレクタ・ターミナルどの
   間に結合されて前記バイアス・トランジスタ装置のコレ
   クタ・ターミナルにおいて第１の出力信号を生成する第
   １の抵抗を含む負荷装置とを設け、該第１の抵抗は、前
   記第１の出力信号に温度と実質的に比例する関連する電
   圧信号を含ませるため前記の調整されたゲート電流を選
   択的に導通することを特徴とするラッチ回路。
2. （２）　　前記負荷装填口ま半導体のＰ−Ｎ接合を有し
   、前記第１の抵抗と前記半導体のＰ−Ｎ接合は前記バイ
   アス・トランジスタ装部のコレクタ・ターミナルにおい
   て前記第１の出力信号を生成するため前記バイアス回路
   の第２の基準ターミナルと前記バイアス・トランジスタ
   装置１Ｙｉ″のコレクタ・ターミナルとの間に直列に結
   合さ１］ることを特徴とする特許請求の範囲第１項記載
   のラッチ回路。
3. （３）前記バイアス・トランジスタ装置はそれぞれ前記
   第１と第２のエミッタ・ターミナルに結合された第１と
   第２のエミッタ領域を有し、前記入力トランジスタと前
   記フィートノζツク・トランジスタはそれぞれその各々
   のエミッタ・ターミナルと結合されたエミッタ領域を有
   し、前記バイアス・トランジスタ装（Ｋｔの第１と第２
   のエミッタ領域はそれぞれ前記入力トランジスタと前記
   フィードバック・トランジスタのエミッタ領域の各々に
   より形成された対応するエミッタ／ば−ス接合域よりも
   実質的に大きなエミッタ／ベース接合切を形成して、導
   通状態と非導通状態どの間で切換えられる前記バイアス
   ・トランジスタにより生じる前記半導体のＰ−Ｎ接合の
   両端におけＺ）１ル圧の変化を補償することを特徴とす
   る特許請求の範囲第２珀記載のラッチ回路。
4. （４）前記負荷装置はエミッタと、ベースと、コレクタ
   ・ターミナルを有する負荷トランジスタを含み、該負荷
   トランジスタのエミッタ・ターミナルは前記第１の抵抗
   と結合され、前記負荷トランジスタのベース・ターミナ
   ルは前記バイアス回路の第２の基準ターミナルと結合さ
   れ、前記第１の抵抗と前記負荷トランジスタのエミッタ
   ／ば−ス接合点は前記バイアス・トランジスタのコレク
   タ・ターミナルと前記バイアス回路の第２の基準ターミ
   ナル間に直列に結合され、前記負荷装置は更に前記負荷
   トランジスタのコレクタ・ターミナルと前記第１の電飾
   導体との間に結合された第２の抵抗を有し、該第２の抵
   抗は前記負荷トランジスタのコレクタにおいて第２の出
   力信号を生成することを特徴とする特許請求の範囲第１
   項記載のラッチ回路。
5. （５）前記負荷装置１６におけろ前記第２の抵抗は、前
   記第２の出力信号と間挿する信号スイングを１ｉＩ記第
   １の出力信号と関連する信号スイングよりも太きくさせ
   ろため、前記第１の抵抗よりも大きな値を有することを
   特徴とする特ｆｌ’請求の範囲第４項記載のラッチ回路
   。
6. （６）前記バイアス回路は前記第１の基準ターミナルと
   前記第２の基準ターミナルとの間に直列に結合されたノ
   ζイアス抵抗と半導体のＰ−Ｎ接合を含み、前記バイア
   ス回路もまた調整されたバイアス電流を前記の直列に結
   合された半導体Ｐ−Ｎ接合と前記バイアス回路のバイア
   ス抵抗とに流れさせるバイアス回路の電流ソースを含み
   、前記の調整されたバイアス電流は前記ラッチ回路の温
   度と実質的に比例する大きさを有することを特徴とする
   特許請求の範囲第１頂妃載のラッチ回路。
7. （７）前記の調整されたバイアス電流１流が前記の調整
   されたゲート電流と等しく、前記バイアス抵抗が前記負
   荷装置における前記第１の抵抗の略々半分の値を有する
   ことを特徴とする特許請求の範囲第６項記載のラッチ回
   路。
8. （８）前記バイアス回路により与えられる前記第１の基
   準電圧は、それぞれ前記第１と第２の電源電圧により接
   近するハイとローの論理レベルを有する２進数デ一タ信
   号に対して前記ラッチ回路にコンパチビリティを持たせ
   るため前記第１と第２の電源電圧の略々中間付近にある
   ことな特徴とする特許請求の範囲第１項記載のラッチ回
   路。
9. （９）前記入力装僅か、 （ａｌ　　少なくともエミッタ・ターミナルとベース・
   ターミナルな翁するバッファ・トランジスタを有し、該
   バッファ・トランジスタの（−ス・ターミナルは２進数
   データ信−ＪＦ＋を受Ｊ（Ｑす、（ｈｌ　　前記バッフ
   ァ・トランジスタのエミッタ・ターミナルを前記入力ト
   ランジスタのベース・ターミナルに対して結合する結合
   装置ｔ４ｆ：を有することを特徴とする特許請求の範囲
   第１項記載のラッチ回路。 （１υ）少な（ともエミッタ・ターミナルとベース・タ
   ーミナルとを：ｆ＝ｉする後置トランジスタを設け、該
   後置トランジスタのば−ス・ターミナルは前　　　　゛
   記バイアス・トランジスタ装置のコレクタ・ターミナル
   と結合され、前記後′＠ｌ・ランジスタのエミッタ・タ
   ーミナルは前記フィードバック・トランジスタのば一ス
   ・ターミナルと結合され、Ａ＋７記後置トランジスタは
   そのエミッタ・ターミナルにおいて前記第１の出力信号
   から得た低インピーダンスのレベルをシフトした出力信
   号を与えることを特徴とする特許請求の範囲第１項記載
   のラッチ回路。 （印　（ａｌ　　前記制御装置が受取った制御信号は差
   の制御信号であり、 （ｈｌ　　前記電流操作装置は各々がエミッタと、ば−
   スと、コレクタ・ターミナルとを有する第１と第２の電
   流操作トランジスタを含み、前記第１と第２の電流操作
   トランジスタのエミッタ・ターミナルは各々前記第３の
   電流導通ターミナルに対して結合され、前記第１と第２
   の電流操作トランジスタのコレクタ・ターミナルはそれ
   ぞれ前記の第１と第２の電流操作ターミナルに対して結
   合され、前記制御装置は前記第１と第２の電流操作トラ
   ンジスタの一方を通るように前記の調整されたゲート電
   流を選択的に切換えるため差の制御信号を与えるため前
   記第１と第２の電流操作トランジスタのベース・ターミ
   ナルに対して結合されることを特徴とする特許請求の範
   囲第１項記載のラッチ回路。 α２）　　ｔｌＺｌ　　前記バイアス回路が第６の基準
   １１を圧を提供し、 ｆｉｌ　　前記電流操作装置は各々がエミッタ・ベース
   およびコレクタ・ターミナルを有する第１と第２の電流
   操作トランジスタを含み、該ｔＫ電流操作トランジスタ
   エミッタ・ターミナルが各々前記第６の電流導通ターミ
   ナルと結合され、前記第１と第２の電流操作トランジス
   タのコレクタ・ターミナルが前記第１と第２の？ｌｊ流
   導逆導通ターミナルれぞれ結合され、前記制御装置は前
   記第１と第２の電流操作トランジスタの一方のベース・
   ターミナルと結合され、前ＭＬ第１と第２の電流操作ト
   ランジスタの他方のベース・ターミナルは、第１と第２
   の電流操作トランジスタの一方に流れるように前記の調
   整されたゲート電流を選択的に切換えろため、前記制御
   信号が比較される第６の基準を圧を受取るように前記バ
   イアス回路と結合されることを特徴とする特許請求の範
   囲第１項記載のラッチ回路。