JPS59127424A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59127424A JPS59127424A JP58003096A JP309683A JPS59127424A JP S59127424 A JPS59127424 A JP S59127424A JP 58003096 A JP58003096 A JP 58003096A JP 309683 A JP309683 A JP 309683A JP S59127424 A JPS59127424 A JP S59127424A
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- 239000002131 composite material Substances 0.000 claims abstract description 5
- 238000010586 diagram Methods 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 208000003251 Pruritus Diseases 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
Landscapes
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関する。
近年、低消費電力、高速動作という利点から相補型電界
効果トランジスタ（０ＭＯ８）を用いた集積回路装置（
ＩＣ）が市場に出回り民生機器市場で急成長を遂げてい
る。又市場拡大に供い、個人の携帯用電子機器への使用
が増加している為単一低電源駆動、高信頼性が必要条件
となっている。
効果トランジスタ（０ＭＯ８）を用いた集積回路装置（
ＩＣ）が市場に出回り民生機器市場で急成長を遂げてい
る。又市場拡大に供い、個人の携帯用電子機器への使用
が増加している為単一低電源駆動、高信頼性が必要条件
となっている。
低電源における正確動作と（・う点で雑音余裕度が掲げ
られる。
られる。
０ＭＯ８では、一般に直流靴音余裕保証値は電砕電圧の
３０チであり、余裕度は高（・が、ＩＣ外部の雑音に対
する相対的余裕度は、低電源になるに従い、減少する。
３０チであり、余裕度は高（・が、ＩＣ外部の雑音に対
する相対的余裕度は、低電源になるに従い、減少する。
０ＭＯ８の論理回路においてＮＯＲ。
ＮＡＮＤなどの基本ゲートは第１．３．５図の様な構成
であり、第２．４．６図に示す様な伝達特性を有する。
であり、第２．４．６図に示す様な伝達特性を有する。
（第２．４．６図の特性曲線の番号は第１．３．５図の
端子番号にそれぞれ対応する。）これらの伝達特性から
回路のしき（・値電圧の差が入力端子間にあり、又入力
数が増大すると、最大最小の回路のしきい値電圧の差が
増大することがわかる。回路のしきい値に差があること
から、スイッチング速度にも差が生じ、回路設計上、信
号のタイミング見積りに問題がある。以上のことから負
荷素子、駆動素子に直列接続のゲート群を・使用すると
、ＩＣ設計上難点があるということが′埋解できる。
端子番号にそれぞれ対応する。）これらの伝達特性から
回路のしき（・値電圧の差が入力端子間にあり、又入力
数が増大すると、最大最小の回路のしきい値電圧の差が
増大することがわかる。回路のしきい値に差があること
から、スイッチング速度にも差が生じ、回路設計上、信
号のタイミング見積りに問題がある。以上のことから負
荷素子、駆動素子に直列接続のゲート群を・使用すると
、ＩＣ設計上難点があるということが′埋解できる。
ＣＭＯＳマスタースラスイス方式のゲートアレイなどで
は、チャネル幅、チャネル長、しきい値電圧が画一化し
たＰ形及びＮ形のトランジスタが一対になっている基本
セルの接続によって論理を構成する為、専用半導体集積
回路に比べ、基本ゲート回路の最大、入力数がより限定
される。
は、チャネル幅、チャネル長、しきい値電圧が画一化し
たＰ形及びＮ形のトランジスタが一対になっている基本
セルの接続によって論理を構成する為、専用半導体集積
回路に比べ、基本ゲート回路の最大、入力数がより限定
される。
本発明の目的は、負荷素子及び駆動素子に直列接続した
Ｐ形及びＮ形のＭＯＳ）ランジスタを使用した場合の基
本ゲート回路、及び準する複合ゲート回路における入力
端子間の回路のしきい値電圧の差を減少させることで、
雑音余裕度を向上させ、又、入力端子間のスイッチング
速度の差の減少させることで、半導体集積回路の設計を
簡便化することにある。
Ｐ形及びＮ形のＭＯＳ）ランジスタを使用した場合の基
本ゲート回路、及び準する複合ゲート回路における入力
端子間の回路のしきい値電圧の差を減少させることで、
雑音余裕度を向上させ、又、入力端子間のスイッチング
速度の差の減少させることで、半導体集積回路の設計を
簡便化することにある。
本発明の特徴は、複数個のＰチャネル形ＭＯＳトランジ
スタ又はＮチャネル型ＭＯＳ）ランジスタの直列接続で
構成されたトランジスタ群１と、同種、同数の直列接続
で構成されたトランジスタ群２を並列に、接続し、それ
ぞれのゲートをトランジスタ群間で和文わる方向に接続
し、負荷素子又は駆動素子として基本ゲート回路、及び
複合ゲート回路を構成する回路方式を使用した半導体装
置にある。そして、この半導体装置が、マスタースライ
ス方式にて設計されることが望ましい。
スタ又はＮチャネル型ＭＯＳ）ランジスタの直列接続で
構成されたトランジスタ群１と、同種、同数の直列接続
で構成されたトランジスタ群２を並列に、接続し、それ
ぞれのゲートをトランジスタ群間で和文わる方向に接続
し、負荷素子又は駆動素子として基本ゲート回路、及び
複合ゲート回路を構成する回路方式を使用した半導体装
置にある。そして、この半導体装置が、マスタースライ
ス方式にて設計されることが望ましい。
以下、本発明の一実施例を図面と共に説明する。
ＭＯＳ）ランジスタの直列接続を多用するＣＭＯＳの基
本ゲート回路を例にする。ＮＡＮＤ型回路の場合、第８
図に示す２人力ＮＡＮＤの様にＮチキンネル形ＭＯ８）
ランジスタを入力数分の２個直列接続したトランジスタ
群を２つ並列に出カーＧＮＤ間に接続し、それぞれのゲ
ートをトランジスタ群間で和文わる方向に接続し、電源
−出力間に並列に接続したＰチャンネル形ＭＯ８）ラン
ジスタのゲートと接続することによって、Ｎチャンネル
形トランジスタの上段、下段の回路しきい僅差を相殺す
る。又ＮＯＲ型回路の場合、第７図に示す２人力ＮＯＲ
の様にＰチャネル形トランジスタを入力数分の２個直列
接続したトランジスタ群を２つ並列に電源−出力間に並
列に接続し、それぞれのゲートをトランジスタ群間で和
文わる方向に接続し、出カーＧＮＤ間に接続したＮチャ
ネル形ＭＯ８トランジスタのゲートと接続し、Ｐチャネ
ル形トランジスタの上段、下段の入力に対する回路のし
きい値着を相殺する。第９図に３人力ＮＯＲ回路の場合
を示す。直列接続の３個のＰチャネル形Ｍ０８トランジ
スタ群と同一のトランジスタ群を並列に電源出力間に接
続し、２人力ＮＯＲ回路の場合同様、ゲートを２個のト
ランジスタ群間で和文わる方向に接続し、出カーＧＮＤ
間に並列に接続したＮチャネル形ＭＯＳトランジスタと
接続する。
本ゲート回路を例にする。ＮＡＮＤ型回路の場合、第８
図に示す２人力ＮＡＮＤの様にＮチキンネル形ＭＯ８）
ランジスタを入力数分の２個直列接続したトランジスタ
群を２つ並列に出カーＧＮＤ間に接続し、それぞれのゲ
ートをトランジスタ群間で和文わる方向に接続し、電源
−出力間に並列に接続したＰチャンネル形ＭＯ８）ラン
ジスタのゲートと接続することによって、Ｎチャンネル
形トランジスタの上段、下段の回路しきい僅差を相殺す
る。又ＮＯＲ型回路の場合、第７図に示す２人力ＮＯＲ
の様にＰチャネル形トランジスタを入力数分の２個直列
接続したトランジスタ群を２つ並列に電源−出力間に並
列に接続し、それぞれのゲートをトランジスタ群間で和
文わる方向に接続し、出カーＧＮＤ間に接続したＮチャ
ネル形ＭＯ８トランジスタのゲートと接続し、Ｐチャネ
ル形トランジスタの上段、下段の入力に対する回路のし
きい値着を相殺する。第９図に３人力ＮＯＲ回路の場合
を示す。直列接続の３個のＰチャネル形Ｍ０８トランジ
スタ群と同一のトランジスタ群を並列に電源出力間に接
続し、２人力ＮＯＲ回路の場合同様、ゲートを２個のト
ランジスタ群間で和文わる方向に接続し、出カーＧＮＤ
間に並列に接続したＮチャネル形ＭＯＳトランジスタと
接続する。
最上段と最下段のＰチャネル形ＭＯ８）ランジスタのゲ
ートを結んだ２組は、回路のしきい値電圧が相殺される
が、中段−中段のゲート接続の場合は相殺されない。こ
の為３人力ＮＯＨの場合は、２つの入力端子に対する回
路しき（・値が生じる。
ートを結んだ２組は、回路のしきい値電圧が相殺される
が、中段−中段のゲート接続の場合は相殺されない。こ
の為３人力ＮＯＨの場合は、２つの入力端子に対する回
路しき（・値が生じる。
第１０図に３人力ＮＡＮＤ回路の場合を示す。直列接続
の３個のＮチャネル形ＭＯ８）ランジスタ群と同一のト
ランジスタ群を並列に出力＝ＧＮＤ間に接続し、２人力
ＮＡＮＤ回路同様ゲートを２個のトランジスタ群間で和
文わる方向に接続し、電源−出力間に並列に接続したＰ
チャネル形ＭＯＳトランジスタと接続する。この場合も
、前述の３人力ＮＯＲ回路同様２つの入力端子に対する
回路のしき（・値電圧を生じる。奇数個の入力の基本ゲ
ートの場合、（ｎ＋１）７２個の回路しきい値電圧を生
じる。第１１図に４人力ＮＯＲ回路の場合を示す。この
場合は２個の回路しき（・値が存在する。
の３個のＮチャネル形ＭＯ８）ランジスタ群と同一のト
ランジスタ群を並列に出力＝ＧＮＤ間に接続し、２人力
ＮＡＮＤ回路同様ゲートを２個のトランジスタ群間で和
文わる方向に接続し、電源−出力間に並列に接続したＰ
チャネル形ＭＯＳトランジスタと接続する。この場合も
、前述の３人力ＮＯＲ回路同様２つの入力端子に対する
回路のしき（・値電圧を生じる。奇数個の入力の基本ゲ
ートの場合、（ｎ＋１）７２個の回路しきい値電圧を生
じる。第１１図に４人力ＮＯＲ回路の場合を示す。この
場合は２個の回路しき（・値が存在する。
第１２図に４人力ＮＡＮＤ回路の場合を示す。この場
４人力ＮＯＲ，回路同様２個の回路しきい値をもつ。偶
数入力の場合ｎ ７２個の回路しきい値をもつ。通常の
ＣＭＯＳマスタースライス方式のゲートアレイでは第１
４図の様に２ゲートのＰチャネル形ＭＯ８）ランジスタ
とＮチャネル形ＭＯＳトランジスタを一対にしたものを
基本セルとして構成する場合が多（・。
４人力ＮＯＲ，回路同様２個の回路しきい値をもつ。偶
数入力の場合ｎ ７２個の回路しきい値をもつ。通常の
ＣＭＯＳマスタースライス方式のゲートアレイでは第１
４図の様に２ゲートのＰチャネル形ＭＯ８）ランジスタ
とＮチャネル形ＭＯＳトランジスタを一対にしたものを
基本セルとして構成する場合が多（・。
Ｐチャネル形ＭＯ８）ランジスタのチャネル長を３．０
μｍ、Ｎチャネル形ＭＯ８）ランジスタのチャ木ル長を
２．５μｍ、Ｐチャネル形及びＮチャネルＭＯＳトラン
ジスタのチャネル幅を５４μｍ。
μｍ、Ｎチャネル形ＭＯ８）ランジスタのチャ木ル長を
２．５μｍ、Ｐチャネル形及びＮチャネルＭＯＳトラン
ジスタのチャネル幅を５４μｍ。
Ｐチャネル形ＭＯ８）ランジスタのしき（・値電圧を−
１，ＩＶ、Ｎｆヤネル形ＭＯ８）ランジスタのしき（・
値電圧を０．７５Ｖとした場合の５人力ＮＡＮＤ回路、
５入力ＮＯＲ回路の前述の一般的基本セル上のレイアウ
トをそれぞれ第１５図、第１６図に示し、その伝達特性
を第１９図、第２１図にそれぞれ示す。第１９図、第２
１図からそれぞれ、回路のしきい値電圧の最大最小の差
が５人力ＮＡＮ Ｄ回路で０．４Ｖ、５入力ＮＯＲ回路
で０．２■である。
１，ＩＶ、Ｎｆヤネル形ＭＯ８）ランジスタのしき（・
値電圧を０．７５Ｖとした場合の５人力ＮＡＮＤ回路、
５入力ＮＯＲ回路の前述の一般的基本セル上のレイアウ
トをそれぞれ第１５図、第１６図に示し、その伝達特性
を第１９図、第２１図にそれぞれ示す。第１９図、第２
１図からそれぞれ、回路のしきい値電圧の最大最小の差
が５人力ＮＡＮ Ｄ回路で０．４Ｖ、５入力ＮＯＲ回路
で０．２■である。
又ＡＣシュミレーションによる電源５．ＯＶ時１７）Ｘ
イツチング速度の最大、最小の差は、５２人力ＮＡＮ
Ｄ回路の立ち上り時間で１．６ Ｎ Ｓ、立ち下り時間
で０、５ Ｎ Ｓであり、又５入力ＮＯＲ回路の立ち上
り時間で２．８ＮＳ、立ち下り時間で０．５ Ｎ Ｓで
ある。
イツチング速度の最大、最小の差は、５２人力ＮＡＮ
Ｄ回路の立ち上り時間で１．６ Ｎ Ｓ、立ち下り時間
で０、５ Ｎ Ｓであり、又５入力ＮＯＲ回路の立ち上
り時間で２．８ＮＳ、立ち下り時間で０．５ Ｎ Ｓで
ある。
マスタースライス方式のＣＭＯＳゲートアレイで本発明
を実現する為のレイアウト例を館１７図、第１８図に示
す。第１７図は５人力ＮＡＮＤ回路で第１８図は、５入
力ＮＯＲ回路である。前述のＹランジスタパラメータの
中でＰチャネル形及びＮチャネル形ＭＯ８）ランジスタ
のチャネル長のみＨの２７μｍで構成して、このレイア
ウト例第１７図、第１８図を実現した場合の伝達特性を
第２０図、第２２図に示す。
を実現する為のレイアウト例を館１７図、第１８図に示
す。第１７図は５人力ＮＡＮＤ回路で第１８図は、５入
力ＮＯＲ回路である。前述のＹランジスタパラメータの
中でＰチャネル形及びＮチャネル形ＭＯ８）ランジスタ
のチャネル長のみＨの２７μｍで構成して、このレイア
ウト例第１７図、第１８図を実現した場合の伝達特性を
第２０図、第２２図に示す。
回路のしきい値電圧の最大と最小の差は５人力ＮＡＮＤ
回路で０．０７Ｖ、５入力ＮＯＲ回路の場合、０．０３
Ｖとなる。又Ａｅシュミレーションによる電源電圧５．
Ｏｖの場合のスイッチング速度の最大と最小の差は、５
人力ＮＡＮＤ回路の場合、立ち上り時間で０．２ＮＳ、
立ち下り時間で０．２ＮＳであり、５入力ＮＯＲ回路の
場合、立ち上り時間で０．４ＮＳ、立ち下り時間で０．
２ＮＳと非常に改善される。
回路で０．０７Ｖ、５入力ＮＯＲ回路の場合、０．０３
Ｖとなる。又Ａｅシュミレーションによる電源電圧５．
Ｏｖの場合のスイッチング速度の最大と最小の差は、５
人力ＮＡＮＤ回路の場合、立ち上り時間で０．２ＮＳ、
立ち下り時間で０．２ＮＳであり、５入力ＮＯＲ回路の
場合、立ち上り時間で０．４ＮＳ、立ち下り時間で０．
２ＮＳと非常に改善される。
ＣＭＯ８以外でも、ＭＯＳトランジスタを直列に接続し
たＮＡＮＤ回路にも応用できる。応用例として、第２３
図にＮチャネル形ＭＯＳトランジスタのエンハンス・デ
プレッション構成の ２人力ＮＡＮＤ回路を示す。
たＮＡＮＤ回路にも応用できる。応用例として、第２３
図にＮチャネル形ＭＯＳトランジスタのエンハンス・デ
プレッション構成の ２人力ＮＡＮＤ回路を示す。
本発明を半導体集積回路に応用すれば、その効果は明ら
かで、有効的である。
かで、有効的である。
第１図は従来の０ＭＯ８の２人力ＮＡＮＤ回路図、第２
図は第１図の０ＭＯ８の２人力ＮＡＮＤ回路の一般的伝
達特性、第３図は従来の０ＭＯ８の２入力ＮＯＲ回路図
、第４図は第３図の０ＭＯ８の２入力ＮＯＲ回路の一般
的伝達特性、第５図は従来の０ＭＯ８の４人力ＮＡＮＤ
回路図、第６図は第５図の０ＭＯ８の４人力ＮＡＮＤ回
路の一般的伝達特性、第７図は本発明実施例の０ＭＯ８
の２入力ＮＯＲ回路、第８図は本発明実施例のＣ−ＭＯ
８の２／ＶＩＮＡＮＤ回路、第９図は本発明実施例の０
ＭＯ８の３入力ＮＯＲ。 回路、第１０図は本発明実施例の０ＭＯ８の３人力ＮＡ
ＮＤ回路、第１１図は本発明実施例の０ＭＯ８の４入力
ＮＯＲ回路、第１２図は本発明実施例の０ＭＯ８の４人
力ＮＡＮＤ回路、第１３図は本発明実施例の０ＭＯ８の
５人力ＮＡＮＤ回“路、第１４図はマスタースライス方
式ゲートアレイに用いる一般的ＣＭＯＳ基本セルの部分
平面図、第１５図は従来の一般的ＣＭＯＳマスタースラ
イス基本セルを用（・た５人力ＮＡＮＤ回路レイアウト
、第１６図は従来の一般的ＣＭＯＳマスタースライス基
本セルを用いた５入力ＮＯＲ回路レイアウト、第１７図
は本発明を実現する為に構成したＣＭＯＳマスタースラ
イス基本セルを用（・た５人力ＮＡＮＤ回路レイアウト
、第１８図は本発明を実現する為に構成したＣＭＯＳマ
スタースライス基本セルを用いた５入力ＮＯＲ回路レイ
アウト、（特許例）第１９図は第１５図の５人力ＮＡＮ
Ｄ回路の伝達特性、第２０図は第１７図の５人力ＮＡＮ
Ｄ回路の伝達特性、第２１図は第１６図の５入力ＮＯＲ
回路の伝達特性、第２２図は第１８図の５入力ＮＯＲ回
路の伝達特性、第２３図は本発明実施例のＮチャネル形
ＭＯ８，Ｅ／Ｄ構成の２人力ＮＡＮＤ回路、である。 なお図にお（・て、１・・・・・・電源アルミニウム配
線、２・・・・・・Ｐ型拡散層、３・・・・・・Ｎ型拡
散層、４・・・・・・ＧＮＤアルミニウム配線、５・・
・・・・コンタクト部、６・・・・・・ゲートポリシリ
コン、である。 ＶＤＤ 第１図 第２図 第３図 第４聞 第７図 第■ 第２ 図 第１／図 め７９図 第７２図 ６ 第７７図 第１８図 Ｖｉｎ（〆２ ペサ ７． てλ Ｖｉｎ（Ｖ〕 Ｖｉｎ（Ｖ） 第２７図 ｔプ（〆り 病？２図
図は第１図の０ＭＯ８の２人力ＮＡＮＤ回路の一般的伝
達特性、第３図は従来の０ＭＯ８の２入力ＮＯＲ回路図
、第４図は第３図の０ＭＯ８の２入力ＮＯＲ回路の一般
的伝達特性、第５図は従来の０ＭＯ８の４人力ＮＡＮＤ
回路図、第６図は第５図の０ＭＯ８の４人力ＮＡＮＤ回
路の一般的伝達特性、第７図は本発明実施例の０ＭＯ８
の２入力ＮＯＲ回路、第８図は本発明実施例のＣ−ＭＯ
８の２／ＶＩＮＡＮＤ回路、第９図は本発明実施例の０
ＭＯ８の３入力ＮＯＲ。 回路、第１０図は本発明実施例の０ＭＯ８の３人力ＮＡ
ＮＤ回路、第１１図は本発明実施例の０ＭＯ８の４入力
ＮＯＲ回路、第１２図は本発明実施例の０ＭＯ８の４人
力ＮＡＮＤ回路、第１３図は本発明実施例の０ＭＯ８の
５人力ＮＡＮＤ回“路、第１４図はマスタースライス方
式ゲートアレイに用いる一般的ＣＭＯＳ基本セルの部分
平面図、第１５図は従来の一般的ＣＭＯＳマスタースラ
イス基本セルを用（・た５人力ＮＡＮＤ回路レイアウト
、第１６図は従来の一般的ＣＭＯＳマスタースライス基
本セルを用いた５入力ＮＯＲ回路レイアウト、第１７図
は本発明を実現する為に構成したＣＭＯＳマスタースラ
イス基本セルを用（・た５人力ＮＡＮＤ回路レイアウト
、第１８図は本発明を実現する為に構成したＣＭＯＳマ
スタースライス基本セルを用いた５入力ＮＯＲ回路レイ
アウト、（特許例）第１９図は第１５図の５人力ＮＡＮ
Ｄ回路の伝達特性、第２０図は第１７図の５人力ＮＡＮ
Ｄ回路の伝達特性、第２１図は第１６図の５入力ＮＯＲ
回路の伝達特性、第２２図は第１８図の５入力ＮＯＲ回
路の伝達特性、第２３図は本発明実施例のＮチャネル形
ＭＯ８，Ｅ／Ｄ構成の２人力ＮＡＮＤ回路、である。 なお図にお（・て、１・・・・・・電源アルミニウム配
線、２・・・・・・Ｐ型拡散層、３・・・・・・Ｎ型拡
散層、４・・・・・・ＧＮＤアルミニウム配線、５・・
・・・・コンタクト部、６・・・・・・ゲートポリシリ
コン、である。 ＶＤＤ 第１図 第２図 第３図 第４聞 第７図 第■ 第２ 図 第１／図 め７９図 第７２図 ６ 第７７図 第１８図 Ｖｉｎ（〆２ ペサ ７． てλ Ｖｉｎ（Ｖ〕 Ｖｉｎ（Ｖ） 第２７図 ｔプ（〆り 病？２図
Claims (1)
- 複数個のトランジスタの直列接続で構成された第１のト
ランジスタ群と、複数個のトランジスタの直列接続で構
成された第２のトランジスタ群とを並列に接続し、それ
ぞれのゲートをトランジスタ群間で和文わる方向に接続
し、負荷素子又は、駆動素子として基本ゲート回路及び
複合ゲート回路を構成することを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58003096A JPS59127424A (ja) | 1983-01-12 | 1983-01-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58003096A JPS59127424A (ja) | 1983-01-12 | 1983-01-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59127424A true JPS59127424A (ja) | 1984-07-23 |
Family
ID=11547807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58003096A Pending JPS59127424A (ja) | 1983-01-12 | 1983-01-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59127424A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6218053A (ja) * | 1985-07-17 | 1987-01-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS62104153A (ja) * | 1985-10-30 | 1987-05-14 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 集積論理回路 |
| US4835419A (en) * | 1987-10-30 | 1989-05-30 | International Business Machines Corporation | Source-follower emitter-coupled-logic receiver circuit |
| JPH02309815A (ja) * | 1989-05-25 | 1990-12-25 | Nec Corp | 多入力ｃｍｏｓゲート回路 |
| US5347178A (en) * | 1992-01-23 | 1994-09-13 | Mitsubishi Denki Kaisha Kitaitami Seisakusho | CMOS semiconductor logic circuit with multiple input gates |
-
1983
- 1983-01-12 JP JP58003096A patent/JPS59127424A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6218053A (ja) * | 1985-07-17 | 1987-01-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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