JPS59129986A - メモリ回路 - Google Patents
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- JPS59129986A JPS59129986A JP58004328A JP432883A JPS59129986A JP S59129986 A JPS59129986 A JP S59129986A JP 58004328 A JP58004328 A JP 58004328A JP 432883 A JP432883 A JP 432883A JP S59129986 A JPS59129986 A JP S59129986A
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- 230000002401 inhibitory effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 11
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 230000001419 dependent effect Effects 0.000 description 1
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
用述
本発明は、チップ選択信号を有し、且つ、低電圧データ
保持機能を持つメモリ回路に関するものである。
保持機能を持つメモリ回路に関するものである。
一般に、スタティック型メモリ回路に於いては、メモリ
回路が非選択状態（以下、スタンバイ状態とする）ｖｃ
於いて、低消費電力全達成するために、電源電圧全低下
させて、低電圧データ保持状態（以下、データリテンシ
ョン状態とする）にする機能を有していることが好まし
い。
回路が非選択状態（以下、スタンバイ状態とする）ｖｃ
於いて、低消費電力全達成するために、電源電圧全低下
させて、低電圧データ保持状態（以下、データリテンシ
ョン状態とする）にする機能を有していることが好まし
い。
然るに、昨今、メモリ回路にチップ選択信号が入力され
ている状態に於いても、電源電圧全低下させるだけで、
所定の電圧以下では、自動的に、データリテンション状
態になる機能（以下、オートデータ９７７７３７機能と
する）が望１れており、種々の提案がなされている。
ている状態に於いても、電源電圧全低下させるだけで、
所定の電圧以下では、自動的に、データリテンション状
態になる機能（以下、オートデータ９７７７３７機能と
する）が望１れており、種々の提案がなされている。
櫨来例（１）
先ず、従来例の説Ｆ！Ａ’ｔする。
第１図は、第１の従来例のメモリ回路の部分回路図で、
内部チップ選択信号発生回路を示す。
内部チップ選択信号発生回路を示す。
第１図に於いて、ＱｌｌはＰチャネルＭＯ８）ランジス
タ、Ｒ１１，Ｒ１２，Ｒｔａは抵抗、Ａ１１はインバー
タ回路、Ａ１２はＮＯＲ回路、Ｂ１１は電源電圧検出回
路、Ｃ８１はチップ選択信号、Ｃ８１′はチップ選択信
号Ｃ８１の内部回路信号、Ｎｉｌ、Ｎ１２は節点、Ｖｃ
ｃＦｉ電源電圧である・ 次に、本回路ＶＣ於けるオートデータリテンション機能
について、第１図全参照して説明する。
タ、Ｒ１１，Ｒ１２，Ｒｔａは抵抗、Ａ１１はインバー
タ回路、Ａ１２はＮＯＲ回路、Ｂ１１は電源電圧検出回
路、Ｃ８１はチップ選択信号、Ｃ８１′はチップ選択信
号Ｃ８１の内部回路信号、Ｎｉｌ、Ｎ１２は節点、Ｖｃ
ｃＦｉ電源電圧である・ 次に、本回路ＶＣ於けるオートデータリテンション機能
について、第１図全参照して説明する。
先ず、抵抗Ｒ１１と抵抗Ｒ１２は、直列接続されて、お
り、電源電圧Ｖ。０の分圧回路を構成する。
り、電源電圧Ｖ。０の分圧回路を構成する。
ここで、抵抗Ｒ１１と抵抗Ｒ１２のレシオは、以下のよ
うに設定する。即ち、電源電圧Ｖ。０がメモリ回路の通
常の動作電圧の下で、電源電圧■。Ｃと節点Ｎ１１の電
位との電位差がＰチャネルＭＯＳトランジスタのスレッ
ショルド電圧（以下、ｖＴＰとする）の絶対値より大き
く、且つ、ＰチャネルトランジスタＱ１１ のＯＮ抵抗
値が、抵抗Ｒ１３の抵抗に比べ充分小さく、従って、節
点Ｎ１２の電位が ｎ ｌ Ｉ＋レベルであるようなレ
シオとする。
うに設定する。即ち、電源電圧Ｖ。０がメモリ回路の通
常の動作電圧の下で、電源電圧■。Ｃと節点Ｎ１１の電
位との電位差がＰチャネルＭＯＳトランジスタのスレッ
ショルド電圧（以下、ｖＴＰとする）の絶対値より大き
く、且つ、ＰチャネルトランジスタＱ１１ のＯＮ抵抗
値が、抵抗Ｒ１３の抵抗に比べ充分小さく、従って、節
点Ｎ１２の電位が ｎ ｌ Ｉ＋レベルであるようなレ
シオとする。
こうすると、電源電圧■。０が通常の動作電圧である時
は、インバータＡ１１の出力と接続されているＮＯＲ回
路Ａ１２の、一つの入力は′０”であって、Ｃ８Ｉ’は
、チップ選択信号Ｃ８１だけで決まる。
は、インバータＡ１１の出力と接続されているＮＯＲ回
路Ａ１２の、一つの入力は′０”であって、Ｃ８Ｉ’は
、チップ選択信号Ｃ８１だけで決まる。
一方、電源電圧Ｖ。０が、 メモリ回路の通前の動作電
圧から低下し、Ｖｌｌの電位が、１■ＴＰ１以下の値に
なると、ＰチャネルＭＯＳトランジスタＱ１１はＯＦ’
Ｆ’する。この時の、電源′電圧Ｖｃｃは、次式で表わ
される。
圧から低下し、Ｖｌｌの電位が、１■ＴＰ１以下の値に
なると、ＰチャネルＭＯＳトランジスタＱ１１はＯＦ’
Ｆ’する。この時の、電源′電圧Ｖｃｃは、次式で表わ
される。
ＰチャネルＭＯ８）ランジスタＱ１１がＯＦＦするため
に、節点Ｎ１２ の電位は、″′１″レベルから゛０″
レベルになフ、電源電圧ＶＣＣバ所定の電圧以下である
ことの検出がなされる。前記節点Ｎ１２ｏ電位”ｏ″レ
ベル、インバータ回路ＡｉＨ−介して、ＮＯＲ回路Ａ１
２の入力端に、″１″レベルとして伝達される。即ち、
Ｃ８Ｉ’の電位は、例え、チップ選択信号Ｃ８１の電位
が選択状態″′０”レベルであっても、非選択状態″１
”レベルになる。
に、節点Ｎ１２ の電位は、″′１″レベルから゛０″
レベルになフ、電源電圧ＶＣＣバ所定の電圧以下である
ことの検出がなされる。前記節点Ｎ１２ｏ電位”ｏ″レ
ベル、インバータ回路ＡｉＨ−介して、ＮＯＲ回路Ａ１
２の入力端に、″１″レベルとして伝達される。即ち、
Ｃ８Ｉ’の電位は、例え、チップ選択信号Ｃ８１の電位
が選択状態″′０”レベルであっても、非選択状態″１
”レベルになる。
従って、第１の従来例は、例えチップ選択信号Ｃ８１が
′Ｏ”レベルであっても、電源電圧Ｖ。。
′Ｏ”レベルであっても、電源電圧Ｖ。。
全低下させて、所定の電圧以下ＶＣ″ｆ′ることで、自
動的に、非選択状態にすることが可能であり、オートデ
ータリテンション機能を有する。
動的に、非選択状態にすることが可能であり、オートデ
ータリテンション機能を有する。
以上第１の従来例を説明した。
従来例（２）
第２図は、第２の従来例のメモリ回路の部分回路図で、
第１図と同様、内部チップ選択信号発生回路を示す。
第１図と同様、内部チップ選択信号発生回路を示す。
ｖＪ２図に於いて、Ｃ２１１−Ｃ２１ｎ、 Ｃ２２はＰ
チャネルＭＯ８）ランジスタ、Ｒ２１は抵抗、Ａ２１は
インバータ回路、八２２はＮＯＲ回路、Ｂ２１は電源電
圧検出回路、Ｃ８２はチップ選択信号、Ｃ８２’はチッ
プ選択信号Ｃ８２の内部回路信号、Ｎ２１ は節点で
ある。
チャネルＭＯ８）ランジスタ、Ｒ２１は抵抗、Ａ２１は
インバータ回路、八２２はＮＯＲ回路、Ｂ２１は電源電
圧検出回路、Ｃ８２はチップ選択信号、Ｃ８２’はチッ
プ選択信号Ｃ８２の内部回路信号、Ｎ２１ は節点で
ある。
次に、本回路ＶＣ於ける、オートデータリテンション機
能について第２図全参照して説明する。
能について第２図全参照して説明する。
先ず、電源電圧■ｃｃが、（ｎ＋１）ｌ■ＴＰ１以上の
通常の動作電圧である時は、ＰチャネルＭＯＳトランジ
スタＱ２１１〜Ｑ２ ｔｎ、 Ｃ２２が全てＯＮする。
通常の動作電圧である時は、ＰチャネルＭＯＳトランジ
スタＱ２１１〜Ｑ２ ｔｎ、 Ｃ２２が全てＯＮする。
この時、節点Ｎ２１の電位が１”レベルであるように抵
抗Ｒ２１の抵抗値を設定すると、Ｃ８２’の論理レベル
はチップ選択信号Ｃ８２だけで決定される。
抗Ｒ２１の抵抗値を設定すると、Ｃ８２’の論理レベル
はチップ選択信号Ｃ８２だけで決定される。
然るに、電源電圧■。０が、メモリ回路の通常の動作電
圧から低下し、（ｎ＋１）ＩＶＴｐｌ以下になると、Ｐ
チャネルＭＯＳトランジスタＱ２２がＯＦＦ’する。故
に、節点Ｎ２１ の電位は、′１”レベルから“０”
レベルになり、電源電圧Ｖ０゜が、所定の電圧以下であ
ることの検出がなされる。
圧から低下し、（ｎ＋１）ＩＶＴｐｌ以下になると、Ｐ
チャネルＭＯＳトランジスタＱ２２がＯＦＦ’する。故
に、節点Ｎ２１ の電位は、′１”レベルから“０”
レベルになり、電源電圧Ｖ０゜が、所定の電圧以下であ
ることの検出がなされる。
前記節点Ｎ２１ の電位″０″レベルは、インバータ
回路Ａ２１を介して、ＮＯＲ回路Ａ２２の入力端に、″
１ルベルとして伝達される。即ち、Ｃ８２’の電位は、
チップ選択信号Ｃ８２の電位が、例え選択状態″０”レ
ベルにあっても、非選択状態＋１”レベルになる。
回路Ａ２１を介して、ＮＯＲ回路Ａ２２の入力端に、″
１ルベルとして伝達される。即ち、Ｃ８２’の電位は、
チップ選択信号Ｃ８２の電位が、例え選択状態″０”レ
ベルにあっても、非選択状態＋１”レベルになる。
従って、第２の従来例も、第１の従来例と同様に、オー
トデータリテンション機能を有することは明らかである
。
トデータリテンション機能を有することは明らかである
。
以上、第２の従来例につ込て述べた。
従来例の欠点
次に従来例で示したメモリ回路の欠点について述べる。
即ち、第１図に示した第１の従来例では、メモリ回路が
選択状態であっても、非選択状態であっても、常に、電
源から、抵抗几１１．Ｒ１，２’ｉ介してグランドＶＣ
Ｄ Ｃ電流が流れ込む。
選択状態であっても、非選択状態であっても、常に、電
源から、抵抗几１１．Ｒ１，２’ｉ介してグランドＶＣ
Ｄ Ｃ電流が流れ込む。
又、第２図に示した第２の従来でも、電源電圧が、通常
の動作圧であるスタンノ（イ状態では、常ＶＣ１電源か
ら、ＰチャネルＭＯ８）ランジスタＱ２１゜Ｑ２２．
Ｑ２３． Ｑ２４ 、抵抗Ｒ２を全弁してグランドにＤ
Ｃ電流が流れ込む。
の動作圧であるスタンノ（イ状態では、常ＶＣ１電源か
ら、ＰチャネルＭＯ８）ランジスタＱ２１゜Ｑ２２．
Ｑ２３． Ｑ２４ 、抵抗Ｒ２を全弁してグランドにＤ
Ｃ電流が流れ込む。
一般的に、スタンバイ状態やデータリテンション状態Ｏ
てする機能は、消費電力を減少させるものであフ、特に
、バッテリバックアップシステムに於いては、このよう
な状態の時、消費電力が少さいということは、不可欠な
条件である。
てする機能は、消費電力を減少させるものであフ、特に
、バッテリバックアップシステムに於いては、このよう
な状態の時、消費電力が少さいということは、不可欠な
条件である。
然るに、従来性なわれていた、オートデータリテンショ
ン機能を持ったメモリ回路にあっては、上述のように、
本来必要される低消費電力が達成できないという欠点が
あった。
ン機能を持ったメモリ回路にあっては、上述のように、
本来必要される低消費電力が達成できないという欠点が
あった。
発明の目的
本発明の目的は、オートデータリテンション機能を有し
、且つ、スタンバイ状態及びデータリテンション状態に
於いて、共に低消費電力であるメモリ回路全提供するこ
とにある。
、且つ、スタンバイ状態及びデータリテンション状態に
於いて、共に低消費電力であるメモリ回路全提供するこ
とにある。
構成
本発明によるメモリ回路は、チップ選択信号を有し、且
つ、低電圧データ保持機能金持つと供に、第［電源電圧
が所定の電圧以下であることを検出する電源電圧検出回
路金偏えたメモリ回路に於いて、前記電源電圧検出回路
が、電位ドロップを持つｎ個の一方向性素子、チップ選
択信号はゲート入力信号とするＭＯＳ）ランジスタ、第
２電源とゲート全接続したＭＯＳ）ランジスタ、及び、
抵抗素子を、直列に接続して構成され、前記第１電源電
圧が所定の電圧以下に於いては、チップ選択信号を禁止
する機能を持つことを特徴とする。
つ、低電圧データ保持機能金持つと供に、第［電源電圧
が所定の電圧以下であることを検出する電源電圧検出回
路金偏えたメモリ回路に於いて、前記電源電圧検出回路
が、電位ドロップを持つｎ個の一方向性素子、チップ選
択信号はゲート入力信号とするＭＯＳ）ランジスタ、第
２電源とゲート全接続したＭＯＳ）ランジスタ、及び、
抵抗素子を、直列に接続して構成され、前記第１電源電
圧が所定の電圧以下に於いては、チップ選択信号を禁止
する機能を持つことを特徴とする。
又、前記メモリ回路に於いて、電源電圧検出回路の構成
を、ゲートとドレイン全接続した第１〜第ｎのＭＯＳト
ランジスタ、チップ選択信号全ゲート入力信号とする第
ｎ＋１のＭＯＳ）ランジスタ、及び、第２電源とゲート
全接続した第ｎ＋２のＭＯＳトランジスタに於いて、各
ドレインとソース全接続することによフ、前記ｎ＋２個
のＭＯＳトランジスタ全直列に接続し、前記第１のＭＯ
Ｓトランジスタのソース全第１電源に接続すると供に、
前記第１電源をゲートと接続した、前記第１〜第ｒ＋＋
２のＭＯ８Ｉ−ランジスタと導通チャネルの異なる第ｎ
＋３のＭＯＳトランジ哀夕に於いて、ソース全前記第２
電源に接続し、且つ、ドレイン全、前記第ｎ＋２のＭＯ
Ｓ）ランジスタのドレインと接続し、接続点全出力端と
して構成することを特徴とする。
を、ゲートとドレイン全接続した第１〜第ｎのＭＯＳト
ランジスタ、チップ選択信号全ゲート入力信号とする第
ｎ＋１のＭＯＳ）ランジスタ、及び、第２電源とゲート
全接続した第ｎ＋２のＭＯＳトランジスタに於いて、各
ドレインとソース全接続することによフ、前記ｎ＋２個
のＭＯＳトランジスタ全直列に接続し、前記第１のＭＯ
Ｓトランジスタのソース全第１電源に接続すると供に、
前記第１電源をゲートと接続した、前記第１〜第ｒ＋＋
２のＭＯ８Ｉ−ランジスタと導通チャネルの異なる第ｎ
＋３のＭＯＳトランジ哀夕に於いて、ソース全前記第２
電源に接続し、且つ、ドレイン全、前記第ｎ＋２のＭＯ
Ｓ）ランジスタのドレインと接続し、接続点全出力端と
して構成することを特徴とする。
実施例（１）
次に、本発明の第１の実施例につき、図全参照して詳訓
に説明する。
に説明する。
第３図は、第１の実施例のメモリ回路の部分回路図であ
り、内部チップ選択信号発生回路を示す。
り、内部チップ選択信号発生回路を示す。
第３図に於いて、Ｃ３１１−Ｑ３１ ｎ、 Ｑ３２．
Ｑ３ ａはＰチャネルＭＯ８）ランジスタ、Ｃ３４はＮ
チャネルＭＯ８）ランジスタ、Ａ３１ はインバータ回
路、Ｂ３１は電源電圧検出回路、Ｃ８３はチップ選択信
号、Ｃ８３’の内部回路信号、Ｎ３１は節点である。
Ｑ３ ａはＰチャネルＭＯ８）ランジスタ、Ｃ３４はＮ
チャネルＭＯ８）ランジスタ、Ａ３１ はインバータ回
路、Ｂ３１は電源電圧検出回路、Ｃ８３はチップ選択信
号、Ｃ８３’の内部回路信号、Ｎ３１は節点である。
第３図全参照して、本発明の第１の実施例のオートデー
タリテンション機能を説明する。
タリテンション機能を説明する。
ここで、ＮチャネルＭＯ８）ランジスタＱ３４は、ゲー
ト電源電圧Ｖ。０を印加することで常にＯＮ状態にあり
、高抵抗素子として動作するものである。
ト電源電圧Ｖ。０を印加することで常にＯＮ状態にあり
、高抵抗素子として動作するものである。
先ず、電源電圧■ｃｃがメモリ回路の通常の動作電圧で
の回路動作を、メモリ回路が、非選択状態、及び、選択
状態に分けて述べる。
の回路動作を、メモリ回路が、非選択状態、及び、選択
状態に分けて述べる。
第１に、メモリ回路を非選択状態にする場合は、チップ
選択信号Ｃ８３の電位を１”レベルにする。そうすると
ＰチャネルＭＯ８）ランジスタＱ３２がＯＦＦする。即
ち、節点Ｎ３１ の電位は０”レベルであり、インバー
タ回路Ａ３１に介してＣ８３′の電位は、非選択状態″
１″レベルになる。
選択信号Ｃ８３の電位を１”レベルにする。そうすると
ＰチャネルＭＯ８）ランジスタＱ３２がＯＦＦする。即
ち、節点Ｎ３１ の電位は０”レベルであり、インバー
タ回路Ａ３１に介してＣ８３′の電位は、非選択状態″
１″レベルになる。
なお、チップ選択信号Ｃ８３のハイレベル入力電圧（以
下ｖＩＨＯ８とする）は、次式で表わすことができる。
下ｖＩＨＯ８とする）は、次式で表わすことができる。
ＶｘＨｃｓ＝Ｖｏｏ−（ｎ＋’１）ＩＶＴＰｌ従って、
ＶＩＨＯ８は、ＰチャネルＭＯ８）ランジスタの個数ｎ
Ｖｃよって、任意に設定することが可能である。
ＶＩＨＯ８は、ＰチャネルＭＯ８）ランジスタの個数ｎ
Ｖｃよって、任意に設定することが可能である。
第２ＶＣ、メモリ回路を選択状態ＶＣする場合は、チッ
プ選択信号Ｃ８３の電位を′０”レベルとする。そうす
るとＰチャネルＭＯ８）ランジスタＱ３２はＯＮする。
プ選択信号Ｃ８３の電位を′０”レベルとする。そうす
るとＰチャネルＭＯ８）ランジスタＱ３２はＯＮする。
即ち、節点Ｎ３１ の電位は１”レベルでアク、インバ
ータ回路Ａ３１ｉ介して、Ｃ８３’の電位は、選択状態
″′０”レベルになる。
ータ回路Ａ３１ｉ介して、Ｃ８３’の電位は、選択状態
″′０”レベルになる。
次に、チップ選択信号Ｃ８ａ の電位が０″で、選択
状態にあった時、電源電圧Ｖ。０が、通常の動作電圧か
ら低下した場合について述べる。
状態にあった時、電源電圧Ｖ。０が、通常の動作電圧か
ら低下した場合について述べる。
電源電圧Ｖ。０が低下し、（ｎ＋２）ｌＶＴＰｌ以下に
なると、ＰチャネルＭＯ８）ランジスタＱ３３がＯＦＦ
する。よって、′１”レベルにあった節点Ｎ３１の電位
は、′０”レベルになフ、電源電圧ＶＣＣが所定の電圧
以下であることの検出がなされる。前記節点Ｎ３１ の
電位″ｏ″レベルは、インバータ回路Ａ３１ 全弁して
、Ｃ８３’ に伝達され、Ｃ８３′の電位は、選択状態
“０″レベルから非選択状態″１”レベルになる。
なると、ＰチャネルＭＯ８）ランジスタＱ３３がＯＦＦ
する。よって、′１”レベルにあった節点Ｎ３１の電位
は、′０”レベルになフ、電源電圧ＶＣＣが所定の電圧
以下であることの検出がなされる。前記節点Ｎ３１ の
電位″ｏ″レベルは、インバータ回路Ａ３１ 全弁して
、Ｃ８３’ に伝達され、Ｃ８３′の電位は、選択状態
“０″レベルから非選択状態″１”レベルになる。
従って、本発明の第１の実施例は、メモリ回路が、選択
状態にあっても電源電圧Ｖ。。全低下させて、所定の電
圧以下ＶＣすることで、自動的に非選択状態にすること
が可能であフ、オートデータリテンション機能を有して
いる。
状態にあっても電源電圧Ｖ。。全低下させて、所定の電
圧以下ＶＣすることで、自動的に非選択状態にすること
が可能であフ、オートデータリテンション機能を有して
いる。
以上、本発明の第１の実施例のオートデータリテンショ
ン機能を説明した。
ン機能を説明した。
本発明の第１の実施例は、スタンバイ状態では、Ｐチャ
ネルＭＯ８）ランジスタＱ３２がＯＦＦ状態にある。又
、データリテンション状態でハ、ＰチャネルＭＯ８）ラ
ンジスタＱ３３がＯＦＦ’状態にある。従って、本発明
の第１の実施例は、スタンバイ状態及びデータリテンシ
ョン状態の下でＵ、電源からグランドに流れ込む、ＤＣ
電流はない。
ネルＭＯ８）ランジスタＱ３２がＯＦＦ状態にある。又
、データリテンション状態でハ、ＰチャネルＭＯ８）ラ
ンジスタＱ３３がＯＦＦ’状態にある。従って、本発明
の第１の実施例は、スタンバイ状態及びデータリテンシ
ョン状態の下でＵ、電源からグランドに流れ込む、ＤＣ
電流はない。
即ち、本発明の第１の実施例は、スタンバイ状態及びデ
ータリテンション状態に於いて、低消費電力で、且つ、
オートデータリテンション機能ヲ有している。
ータリテンション状態に於いて、低消費電力で、且つ、
オートデータリテンション機能ヲ有している。
実施例（２）
次に、不発明の第２の実施例を示す。
第４図は、第２の実施例のメモリ回路の部分回路甲で、
内部チップ選択信号発生回路を示す。
内部チップ選択信号発生回路を示す。
第４図に於いて、Ｃ４１はＰチャネルＭＯ８）ランジス
タ、Ｑ、ｉ ２． Ｃ４ａ、 Ｃ４４１〜Ｑ４４ ｎは
ＮチャネルＭＯ８）ランジスタ、Ｎ４１ はインバータ
回路、Ｂ４１は電の電圧検出回路、Ｃ３４Ｆｉチップ選
択信号、Ｃ８４’はチップ選択信号Ｃ８４の内部回路信
号、Ｎ４１ は節点である。
タ、Ｑ、ｉ ２． Ｃ４ａ、 Ｃ４４１〜Ｑ４４ ｎは
ＮチャネルＭＯ８）ランジスタ、Ｎ４１ はインバータ
回路、Ｂ４１は電の電圧検出回路、Ｃ３４Ｆｉチップ選
択信号、Ｃ８４’はチップ選択信号Ｃ８４の内部回路信
号、Ｎ４１ は節点である。
第２の実施例のメモリ回路は、電源電圧検出回路８４１
を、前記第３図の電源電圧検出回路Ｂ３１を構成するＭ
ＯＳ）ランジスタの極性を、反転して構成すること全特
徴とする。
を、前記第３図の電源電圧検出回路Ｂ３１を構成するＭ
ＯＳ）ランジスタの極性を、反転して構成すること全特
徴とする。
従って、第２の実施例のメモリ回路も、前記第１の実施
例のメモリ回路と同様ＶＣ１オートデータリテンション
機能を有し、且つ、スタンバイ状態及びデータリテンシ
ョン状態で低う肖費電力であることは、明らかであり、
ここでの詳細な説明は省略する。
例のメモリ回路と同様ＶＣ１オートデータリテンション
機能を有し、且つ、スタンバイ状態及びデータリテンシ
ョン状態で低う肖費電力であることは、明らかであり、
ここでの詳細な説明は省略する。
以上、本発明の第２の実施例について述べた。
実施例（３）
次に、不発明の第３の実施例を説明する。
第３の実施例は、２本のチップ選択信号を有するメモリ
回路に関する。
回路に関する。
第５図は、第３の実施例のメモリ回路の部分回路図で内
部チップ選択信号発生回路を示す。
部チップ選択信号発生回路を示す。
第５図に於いて、Ａ５１はインバータ回路、Ａ５２はＮ
ＯＲ回路、Ｂ５１は、前記第３図に示した電源電圧検出
回路Ｂ３１ と同様な回路構成を持つ軍部回路信号（以
下、Ｃ８５′とする）である。
ＯＲ回路、Ｂ５１は、前記第３図に示した電源電圧検出
回路Ｂ３１ と同様な回路構成を持つ軍部回路信号（以
下、Ｃ８５′とする）である。
第５図を参照して、第３の実施例のオートデータリテン
ション機能を説明する。
ション機能を説明する。
電源電圧検出回路Ｂ５１及びインバータ回路Ａ５１は、
前記第３図と同様な構成から成る。即ち、電源電圧がメ
モリ回路の動作電位から低下し、所定の電圧以下になる
と、チップ選択信号Ｃ８５１の制御全禁止し、インバー
タ回路Ａ５ｚの出力端の電位は′１”レベルになり、Ｎ
ＯＲ回路Ａ３２ＶＣ伝達される。
前記第３図と同様な構成から成る。即ち、電源電圧がメ
モリ回路の動作電位から低下し、所定の電圧以下になる
と、チップ選択信号Ｃ８５１の制御全禁止し、インバー
タ回路Ａ５ｚの出力端の電位は′１”レベルになり、Ｎ
ＯＲ回路Ａ３２ＶＣ伝達される。
従って％Ｃ８ｓ’の電位は、ＮＯＲ回路回路２の他方の
入力信号Ｃ８５２ｖＣよらず、非選択状態″１”レベル
ｒＣなる。
入力信号Ｃ８５２ｖＣよらず、非選択状態″１”レベル
ｒＣなる。
即ち、第３の実力出側も、オートデータリテンション機
能金有している。又、第２の実施例と同様Ｖｃ１スタン
バイ状態及びデータリテンション状態で低消費電力であ
ることは明らかである。
能金有している。又、第２の実施例と同様Ｖｃ１スタン
バイ状態及びデータリテンション状態で低消費電力であ
ることは明らかである。
まとめ
以上、本発明の第１．第２及び第３の実施例を説明した
。
。
本発明は、以上の説明から明らかなように、スタンバイ
状態及びデータリテンション状態で低消費電力で、且つ
、オートデータリテンション機能を持つメモリ回路を、
簡単な構成で達成でき、実用土の効果は極めて犬である
。
状態及びデータリテンション状態で低消費電力で、且つ
、オートデータリテンション機能を持つメモリ回路を、
簡単な構成で達成でき、実用土の効果は極めて犬である
。
尚、不発明は、前記第１．第２及び第３の実施例に限定
されるものではなく、本発明の主旨を満たす種々の範囲
に適用できることはいうまでもない。
されるものではなく、本発明の主旨を満たす種々の範囲
に適用できることはいうまでもない。
第１図は、第１の従来例の部分回路図、第２図は、第２
の従来例の部分回路図、第３図は、本発明の第１の実施
例の部分回路図、第４図は本発明の第２の実施例の部分
回路図、第５図は、本発明の第３の実施例の部分回路図
である。 尚、図中、Ｑｌｌ、Ｑｚｘｘ〜Ｑｚｔｎ、Ｑ２２．Ｑ３
１１−Ｑ３’ｉ ｎ、 Ｑａ ２． Ｑａ ａ、 Ｑ４
１はＰチャネルＭＯＳトランジスタＩ Ｑａ４．Ｑ４
２．Ｑ４３．Ｑ、ｉ４１〜Ｑ４４ｎは −Ｎチャネ
ルＭＯ８）ランジスタ、Ｒ１１，Ｒ１２，Ｒ１３は抵抗
、 Ａｌｌ、 Ａ２１． Ａ３１． Ａ４１． Ａ５１
はインバータ回路、Ａ１２．＆２２．＆５２はＮＯＲ，
回路、Ｂ１１゜Ｂ２１． Ｒ３１，Ｒ４１、Ｂｓ ｔは
電源電圧検出回路、しＳｌ、 ＣＭ２． にＳ３． Ｃ
Ｓ４． ＣＳ５１． Ｃ８５２はチップ選択信号、Ｃ８
ｓ’ 、 Ｃ８２’ 、 Ｃ８３’ 、 Ｃ８４’ 、
Ｃ８５’はチップ選択信号の内部回路信号、Ｎ１１．
Ｎｌ ２゜Ｎ２１． Ｎ３１． Ｎ４１け節点である
。 萬 １ 図 佑Ｚ図 Ｌ−一一一一一−−１ 箔３図 １ ’ 、、Ｊ 姑Δ−因
の従来例の部分回路図、第３図は、本発明の第１の実施
例の部分回路図、第４図は本発明の第２の実施例の部分
回路図、第５図は、本発明の第３の実施例の部分回路図
である。 尚、図中、Ｑｌｌ、Ｑｚｘｘ〜Ｑｚｔｎ、Ｑ２２．Ｑ３
１１−Ｑ３’ｉ ｎ、 Ｑａ ２． Ｑａ ａ、 Ｑ４
１はＰチャネルＭＯＳトランジスタＩ Ｑａ４．Ｑ４
２．Ｑ４３．Ｑ、ｉ４１〜Ｑ４４ｎは −Ｎチャネ
ルＭＯ８）ランジスタ、Ｒ１１，Ｒ１２，Ｒ１３は抵抗
、 Ａｌｌ、 Ａ２１． Ａ３１． Ａ４１． Ａ５１
はインバータ回路、Ａ１２．＆２２．＆５２はＮＯＲ，
回路、Ｂ１１゜Ｂ２１． Ｒ３１，Ｒ４１、Ｂｓ ｔは
電源電圧検出回路、しＳｌ、 ＣＭ２． にＳ３． Ｃ
Ｓ４． ＣＳ５１． Ｃ８５２はチップ選択信号、Ｃ８
ｓ’ 、 Ｃ８２’ 、 Ｃ８３’ 、 Ｃ８４’ 、
Ｃ８５’はチップ選択信号の内部回路信号、Ｎ１１．
Ｎｌ ２゜Ｎ２１． Ｎ３１． Ｎ４１け節点である
。 萬 １ 図 佑Ｚ図 Ｌ−一一一一一−−１ 箔３図 １ ’ 、、Ｊ 姑Δ−因
Claims (1)
- （１）チップ選択信号金堂け、低電圧データ保持機能を
持つと供ＶＣ，電源電圧が所定の電圧以下であること全
検出する電源電圧検出回路金偏えたメモリ回路に於いて
、前記電源電圧検出回路が、電位ドロップを持つｎ個の
一方向性素子およびチップ選択信号をゲート入力信号と
するＭＯ８トランジスタを含む直列回路含有し、前記電
源電圧が所定の電圧以下に於いては、チップ選択信号に
よる動作全禁止する機能を持つことを特徴とするメモリ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58004328A JPS59129986A (ja) | 1983-01-14 | 1983-01-14 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58004328A JPS59129986A (ja) | 1983-01-14 | 1983-01-14 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59129986A true JPS59129986A (ja) | 1984-07-26 |
Family
ID=11581376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58004328A Pending JPS59129986A (ja) | 1983-01-14 | 1983-01-14 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59129986A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997007408A1 (en) * | 1995-08-21 | 1997-02-27 | Matsushita Electronics Corporation | Voltage detecting circuit, a power on/off resetting circuit, and a semiconductor device |
-
1983
- 1983-01-14 JP JP58004328A patent/JPS59129986A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997007408A1 (en) * | 1995-08-21 | 1997-02-27 | Matsushita Electronics Corporation | Voltage detecting circuit, a power on/off resetting circuit, and a semiconductor device |
| US5864247A (en) * | 1995-08-21 | 1999-01-26 | Matsushita Electronics Corporation | Voltage detection circuit, power-on/off reset circuit, and semiconductor device |
| US6246624B1 (en) | 1995-08-21 | 2001-06-12 | Matsushita Electric Industrial Co., Ltd. | Voltage detection circuit power-on/off reset circuit and semiconductor device |
| US6538482B2 (en) | 1995-08-21 | 2003-03-25 | Matsushita Electric Industrial Co., Ltd. | Voltage detection circuit, power-on/off reset circuit, and semiconductor device |
| US6822493B2 (en) | 1995-08-21 | 2004-11-23 | Matsushita Electronics Corporation | Voltage detection circuit, power-on/off reset circuit, and semiconductor device |
| US6882193B2 (en) | 1995-08-21 | 2005-04-19 | Matsushita Electric Industrial Co., Ltd. | Voltage detection circuit, power-on/off reset circuit, and semiconductor device |
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