JPS59129990A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPS59129990A JPS59129990A JP58005699A JP569983A JPS59129990A JP S59129990 A JPS59129990 A JP S59129990A JP 58005699 A JP58005699 A JP 58005699A JP 569983 A JP569983 A JP 569983A JP S59129990 A JPS59129990 A JP S59129990A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明は半導体メモリセル内電極し、特にアルファ粒子
などの放射性粒子によって引起されるソフトエラーの発
生が少ないスタティック型子導体メモリセルに関する。
などの放射性粒子によって引起されるソフトエラーの発
生が少ないスタティック型子導体メモリセルに関する。
一般に、アルファ粒子などの放射性粒子が半導体内に入
射すると、半導体内部には多量の電荷が生成される。こ
れらの電荷が半導体メモリセル内部の電極に流入すると
、その電極の電位を変化させ、その結果ソフトエラーを
起す。半導体メモリセル内の電極が取扱う電荷量が大き
い時は、このような内部生成電荷の流入の影響は小さく
、このメモリセルがソフトエラーを起すことは少ない。
射すると、半導体内部には多量の電荷が生成される。こ
れらの電荷が半導体メモリセル内部の電極に流入すると
、その電極の電位を変化させ、その結果ソフトエラーを
起す。半導体メモリセル内の電極が取扱う電荷量が大き
い時は、このような内部生成電荷の流入の影響は小さく
、このメモリセルがソフトエラーを起すことは少ない。
しかし、半導体メモリセルが小型化されると、メモリセ
ル内電極の取扱う電荷量が減少するため。
ル内電極の取扱う電荷量が減少するため。
ソフトエラーの問題が重大となる。
従来の半導体メモリセルでは、メモリセル内電極の構造
を改良し、放射性粒子によって生成される電荷のこの電
極への流入を少なくすること、この電極の取扱う電荷量
を流入電荷量以上に保つことによってソフトエラー全防
いでいた。しかし、メモリセル内電極へ流入する電荷量
を減らすことには限界があるため、その電極で取扱う電
荷量全ある値以上に保たなければならない。その結果、
従来の半導体メモリセルではその大きさも、その消費電
力もある値以上にしなければなら々かった。
を改良し、放射性粒子によって生成される電荷のこの電
極への流入を少なくすること、この電極の取扱う電荷量
を流入電荷量以上に保つことによってソフトエラー全防
いでいた。しかし、メモリセル内電極へ流入する電荷量
を減らすことには限界があるため、その電極で取扱う電
荷量全ある値以上に保たなければならない。その結果、
従来の半導体メモリセルではその大きさも、その消費電
力もある値以上にしなければなら々かった。
このことはこの半導体メモリセルの小型化およびこの半
導体メモリセル全便ったメモリ装置の集積化にとって大
きな障害となるという欠点があった。
導体メモリセル全便ったメモリ装置の集積化にとって大
きな障害となるという欠点があった。
本発明は目的は、上記欠点を除き、アルファ粒子などの
放射性粒子によって引起されるソフトエラーの発生が極
めて少なく、小型化、高集積化が可能な半導体メモリセ
ルを提供することにある。
放射性粒子によって引起されるソフトエラーの発生が極
めて少なく、小型化、高集積化が可能な半導体メモリセ
ルを提供することにある。
本発明による半導体メモリセルは、第１の基準′電位の
供給された第１通電電極と第２通電電極ゲート電極を有
する第１導電型の第１ＦＥＴと、第２の基準電位の供給
された第１通電電極と前記第１ＦＥＴのゲート電極に接
続された第２通電電極と前記第１ＦＥＴの第２通電電極
に」妾絖されたゲート電極を有する第２導電型の第２Ｆ
ＥＴと、一方の端子に第２の基準電位が供給され他方の
端子が前記第１Ｆ’ＥＴの第２通電電極に接続された第
１の抵抗と、一方の端子ＶＣ第１の基準電位が供給され
他方の端子が前記第２ＦＥＴの第２通電電極に接続され
た第２の抵抗と、一方の端子が前記１１ＦＥＴの第２通
電電極に接続され他方の端子が前記第２ＦＥＴの第２通
電電極に接続された容量と、前記第１ＦＥＴの第２通電
電極に接続された通電電極を有する第１導電型の第３Ｆ
ＥＴと、前記第２ＦＥＴの第２通電電極に接続された通
電電極を有する第２導電型の第４ＦＥＴとを備えたこと
全特徴とする。
供給された第１通電電極と第２通電電極ゲート電極を有
する第１導電型の第１ＦＥＴと、第２の基準電位の供給
された第１通電電極と前記第１ＦＥＴのゲート電極に接
続された第２通電電極と前記第１ＦＥＴの第２通電電極
に」妾絖されたゲート電極を有する第２導電型の第２Ｆ
ＥＴと、一方の端子に第２の基準電位が供給され他方の
端子が前記第１Ｆ’ＥＴの第２通電電極に接続された第
１の抵抗と、一方の端子ＶＣ第１の基準電位が供給され
他方の端子が前記第２ＦＥＴの第２通電電極に接続され
た第２の抵抗と、一方の端子が前記１１ＦＥＴの第２通
電電極に接続され他方の端子が前記第２ＦＥＴの第２通
電電極に接続された容量と、前記第１ＦＥＴの第２通電
電極に接続された通電電極を有する第１導電型の第３Ｆ
ＥＴと、前記第２ＦＥＴの第２通電電極に接続された通
電電極を有する第２導電型の第４ＦＥＴとを備えたこと
全特徴とする。
次に、本発明の実施例について図面を用いて説明する。
第１図は本発明の一実施例の回路図である。
この実す色例の半導体メモリセルは、第１の基準電位１
１が供給された第１通電電極１ａと第２通電電極１ｂと
ゲート電極１ｇを有する第１導電型の第１Ｐ″ＥＴＩと
、第２の基準電位１２の供給された第１通電電極２ａと
第１ＦＥＴのゲート電極ＩｇＫ接続された第２通電電極
２ｂと第１ ＦＥＴの第２通電電極１ｂＶＣ接続された
ゲート電極２ｇを有する第２導′這型の第２ＦＢＴ２と
、一方の端子ＶＣ第２の基準電位１２が供給され他方の
端子が第１ＦＥＴＬ０Ｄ第２通電電極１． ｂ ＶＣ接
続された第１の抵抗Ｒ１と、一方の端子ｖｃｉｉの基準
電位が供給され他方の端子が第２ＦＥＴの第２通電電極
に接続された第２の抵抗Ｒ２と、一方の端子が第１ＦＥ
Ｔの第２通電電極１ｂに接続され他方の端子が第２ＦＥ
Ｔの第２通電電極２ｂに接続された容量Ｃと、第１ＦＥ
Ｔの第２通電電極１ｂに接続された第１通電電極３ａと
第１のビット線ＢＬＩに接続された第２通電電極３ｂと
第１のワード線ＷＬＩに接続されたゲート電極３ｇを有
する第３ＦＥＴ３と、第２ Ｆ’ Ｅ ’、１’の第２
通電電極２ｂに接続された第１通電電極４ａと第２のビ
ット線ＢＬ２に裏絖された第２通電電極４ｂと第２のワ
ード線ＷＬ２ｖｃ筬続されたゲート電極４ｇを有する第
４のＦ’ＥＴ４とを含んで構成される。
１が供給された第１通電電極１ａと第２通電電極１ｂと
ゲート電極１ｇを有する第１導電型の第１Ｐ″ＥＴＩと
、第２の基準電位１２の供給された第１通電電極２ａと
第１ＦＥＴのゲート電極ＩｇＫ接続された第２通電電極
２ｂと第１ ＦＥＴの第２通電電極１ｂＶＣ接続された
ゲート電極２ｇを有する第２導′這型の第２ＦＢＴ２と
、一方の端子ＶＣ第２の基準電位１２が供給され他方の
端子が第１ＦＥＴＬ０Ｄ第２通電電極１． ｂ ＶＣ接
続された第１の抵抗Ｒ１と、一方の端子ｖｃｉｉの基準
電位が供給され他方の端子が第２ＦＥＴの第２通電電極
に接続された第２の抵抗Ｒ２と、一方の端子が第１ＦＥ
Ｔの第２通電電極１ｂに接続され他方の端子が第２ＦＥ
Ｔの第２通電電極２ｂに接続された容量Ｃと、第１ＦＥ
Ｔの第２通電電極１ｂに接続された第１通電電極３ａと
第１のビット線ＢＬＩに接続された第２通電電極３ｂと
第１のワード線ＷＬＩに接続されたゲート電極３ｇを有
する第３ＦＥＴ３と、第２ Ｆ’ Ｅ ’、１’の第２
通電電極２ｂに接続された第１通電電極４ａと第２のビ
ット線ＢＬ２に裏絖された第２通電電極４ｂと第２のワ
ード線ＷＬ２ｖｃ筬続されたゲート電極４ｇを有する第
４のＦ’ＥＴ４とを含んで構成される。
次に、この実施例について、第１の基準電位１１がＯＶ
、第２の基準電位が５Ｖ、第１導電型がＮ型。
、第２の基準電位が５Ｖ、第１導電型がＮ型。
第２４電型がＰ型とし、４つのＦＢ’ｌ”１〜４がすべ
てノーマリ・オフである場合について説明する。
てノーマリ・オフである場合について説明する。
Ｎチャネルの第１ＦＥＴＩと第１の抵抗Ｒ１のインバー
タ全構成し、Ｐチャネルの第２ＦＥＴ２と第２の抵抗Ｒ
２が第２のインバータを構成し、これら二つのインバー
タの出力がお互いの入力となってフリップフロップを構
成する。Ｎチャネルの第３ＦＥＴ３とＰチャネルの第４
ＦＥＴ４は、それぞれ選択ゲート’６構成し、第１のワ
ード線ＷＬＩ が約５Ｖの高電位で、第２のワード線Ｗ
Ｌ２が約ＯＶの低電位の午き、このメモリセルが選択さ
れ、逆に第１のワード線ＷＬＩが低電位、第２のワード
線ＷＬ２が高電位のときに非選択となる。以下、節点Ｎ
１が高電位で節点Ｎ２が低電位の状態を″′１パ状態、
逆に節点Ｎ１が低電位で節点Ｎ２が高電位の状態を′＋
０１＋状態と呼ぶことにする。
タ全構成し、Ｐチャネルの第２ＦＥＴ２と第２の抵抗Ｒ
２が第２のインバータを構成し、これら二つのインバー
タの出力がお互いの入力となってフリップフロップを構
成する。Ｎチャネルの第３ＦＥＴ３とＰチャネルの第４
ＦＥＴ４は、それぞれ選択ゲート’６構成し、第１のワ
ード線ＷＬＩ が約５Ｖの高電位で、第２のワード線Ｗ
Ｌ２が約ＯＶの低電位の午き、このメモリセルが選択さ
れ、逆に第１のワード線ＷＬＩが低電位、第２のワード
線ＷＬ２が高電位のときに非選択となる。以下、節点Ｎ
１が高電位で節点Ｎ２が低電位の状態を″′１パ状態、
逆に節点Ｎ１が低電位で節点Ｎ２が高電位の状態を′＋
０１＋状態と呼ぶことにする。
アルファ粒子等の放射性粒子の入射によって半導体内Ｖ
Ｃ生成された車行がこの半導体内部の電極に流入すると
、該電極の電位は、該電極とその周囲の半導体との間の
電位差金減らす方向に変化する。よってもともと半導体
内部電極とその周囲半導体とが同電位の場合には、該電
極電位はアルファ粒子等の影響を受けない。
Ｃ生成された車行がこの半導体内部の電極に流入すると
、該電極の電位は、該電極とその周囲の半導体との間の
電位差金減らす方向に変化する。よってもともと半導体
内部電極とその周囲半導体とが同電位の場合には、該電
極電位はアルファ粒子等の影響を受けない。
第１図に示すメモリセルでは、節点Ｎ１１Ｎ型領域に限
り、それに隣接する半導体領域をＰ型領域１ｃ、３ｃに
限ることができ、節点Ｎ２ｆｆ１Ｐ型領域に限り、それ
に隣接する半導体領域を図の２Ｃ。
り、それに隣接する半導体領域をＰ型領域１ｃ、３ｃに
限ることができ、節点Ｎ２ｆｆ１Ｐ型領域に限り、それ
に隣接する半導体領域を図の２Ｃ。
４ＣＶｃ相当するＮ型領域に限ることができる。さらに
本メモリセルが°“０”状態９節点Ｎ１の電位はそれと
接するＰ型領域ＩＣ，３Ｃ１７）電位 ＯＶとほぼ等し
く、節点へ２の電位はそれと接するＮ型領域２Ｃ，４Ｇ
の電位５■とほぼ等しい。従って、本メモリセルの″Ｏ
″状態はアルファ粒子等の入射によって壊されることは
ない。
本メモリセルが°“０”状態９節点Ｎ１の電位はそれと
接するＰ型領域ＩＣ，３Ｃ１７）電位 ＯＶとほぼ等し
く、節点へ２の電位はそれと接するＮ型領域２Ｃ，４Ｇ
の電位５■とほぼ等しい。従って、本メモリセルの″Ｏ
″状態はアルファ粒子等の入射によって壊されることは
ない。
本メモリセルが１”状態の場合、節点Ｎ１の電位は約５
Ｖ、節点Ｎ２の電位は約ＯＶで第１のＦＥＴＩと第２０
ＦＥＴ２とはオフ状態である。この状態で、例えばアル
ファ粒子が節点Ｎ１に入射した場合を考える。このとき
節点Ｎ１にはアルファ粒子によって生成された電子が短
時間のうちに流入し、その電位が低下する。Ｎ１の電位
が低下すると、節点Ｎ１には抵抗Ｒ１全通して電流が流
れ込みその電位低下全土めようとするが、通常アルファ
粒子ｒ（よる電流は抵抗Ｒ１全通しての電流よりも太き
いため、節点Ｎ１の電位低下は起る。例えばＮ１の電位
が５ＶからＯＶまで低下する、電位低下最大の場合全零
える。
Ｖ、節点Ｎ２の電位は約ＯＶで第１のＦＥＴＩと第２０
ＦＥＴ２とはオフ状態である。この状態で、例えばアル
ファ粒子が節点Ｎ１に入射した場合を考える。このとき
節点Ｎ１にはアルファ粒子によって生成された電子が短
時間のうちに流入し、その電位が低下する。Ｎ１の電位
が低下すると、節点Ｎ１には抵抗Ｒ１全通して電流が流
れ込みその電位低下全土めようとするが、通常アルファ
粒子ｒ（よる電流は抵抗Ｒ１全通しての電流よりも太き
いため、節点Ｎ１の電位低下は起る。例えばＮ１の電位
が５ＶからＯＶまで低下する、電位低下最大の場合全零
える。
このとき、節点Ｎ２の電位も容量Ｃのカップリングによ
って低下する。Ｃの容量全ｃ ８．節点Ｎ２に付く容量
Ｃ以外の容量を０２とし、節点Ｎｌ、、Ｎ２の電位変化
が高速のため抵抗Ｒ１，Ｉ（，２’を通して流れ込む電
流の効果が小さいとすれば、節点Ｎ２のｔ位変（ｔＪ：
はぼ−５Ｖ−Ｃ８／（Ｃ８＋Ｃ２）、１！：ｆｘ る。
って低下する。Ｃの容量全ｃ ８．節点Ｎ２に付く容量
Ｃ以外の容量を０２とし、節点Ｎｌ、、Ｎ２の電位変化
が高速のため抵抗Ｒ１，Ｉ（，２’を通して流れ込む電
流の効果が小さいとすれば、節点Ｎ２のｔ位変（ｔＪ：
はぼ−５Ｖ−Ｃ８／（Ｃ８＋Ｃ２）、１！：ｆｘ る。
よってＣ８がＣ２よりも中文大きい時には節点Ｎ２の電
位は約−５■となる。このように節点Ｎ２の電位は２つ
の電源電位ＯＶ、５Ｖの間からとび出ることになるが、
本発明のメモリセルでは節点Ｎ２はＰ型半導体であるた
め、このＮ２の電位のとび出しは単に節点Ｎ２とその隣
接領域間のＰＮ接合間の逆方向バイアス全増大させるだ
けであり、問題ない。 − 節点Ｎ１の電位がそれと隣接する領域と同じ０■になる
と、アルファ粒子等ＶＣよって生成された電子は節点Ｎ
１に流入しなくなり、拡散によって周囲に広がる。その
ため、もし節点Ｎ１の近＜ ＶＣ正市位の供給されたＮ
型領域があれば、電子は速やかにその領域に吸収され、
節点Ｎ１近傍の電子は減少する。
位は約−５■となる。このように節点Ｎ２の電位は２つ
の電源電位ＯＶ、５Ｖの間からとび出ることになるが、
本発明のメモリセルでは節点Ｎ２はＰ型半導体であるた
め、このＮ２の電位のとび出しは単に節点Ｎ２とその隣
接領域間のＰＮ接合間の逆方向バイアス全増大させるだ
けであり、問題ない。 − 節点Ｎ１の電位がそれと隣接する領域と同じ０■になる
と、アルファ粒子等ＶＣよって生成された電子は節点Ｎ
１に流入しなくなり、拡散によって周囲に広がる。その
ため、もし節点Ｎ１の近＜ ＶＣ正市位の供給されたＮ
型領域があれば、電子は速やかにその領域に吸収され、
節点Ｎ１近傍の電子は減少する。
アルファ粒子等ＶＣよって生成された電子によって短時
間のうちにＮ１の電位はＯＶ、Ｎ２の電位は約−５■に
なったのち、Ｎ２の電位は抵抗Ｒ２゜第２のＦＥＴ２’
に通って流れる電流に、ｌ：り上昇し、Ｎ１の電位は、
近傍に電子があるうちはｏｖｖｃとどまり、それか力く
なるとＮ２との間の容量結合と抵抗Ｒ１全通って流れる
電流により上昇する。
間のうちにＮ１の電位はＯＶ、Ｎ２の電位は約−５■に
なったのち、Ｎ２の電位は抵抗Ｒ２゜第２のＦＥＴ２’
に通って流れる電流に、ｌ：り上昇し、Ｎ１の電位は、
近傍に電子があるうちはｏｖｖｃとどまり、それか力く
なるとＮ２との間の容量結合と抵抗Ｒ１全通って流れる
電流により上昇する。
そのためＮ２の電位がＮ１の電位を越える前に、Ｎ１近
傍の電子が拡散でなくなれば、ＮｌとＮ２の電位関係は
逆転せず、ソフトエラーは起らない。
傍の電子が拡散でなくなれば、ＮｌとＮ２の電位関係は
逆転せず、ソフトエラーは起らない。
Ｎ２の電位の上昇する速さは容量Ｃと抵抗Ｒ２及び第２
のＦＥＴ２のチャネル抵抗で決まる時定数で決まるが、
この値はメモリーのアクセス時間と同じ１０＋１秒オー
ダで構わ寿い。一方節点Ｎ１近傍の電子が拡散によフな
くなる速さは、電子を吸い込むＮ型領域を近くに設けれ
ば１＋１秒オーダの高速にできる。そのため不発明のメ
モリセルがアルファ粒子等によるソフトエラーを起さな
いようにすることは可能である。
のＦＥＴ２のチャネル抵抗で決まる時定数で決まるが、
この値はメモリーのアクセス時間と同じ１０＋１秒オー
ダで構わ寿い。一方節点Ｎ１近傍の電子が拡散によフな
くなる速さは、電子を吸い込むＮ型領域を近くに設けれ
ば１＋１秒オーダの高速にできる。そのため不発明のメ
モリセルがアルファ粒子等によるソフトエラーを起さな
いようにすることは可能である。
以上の述べてきた節点Ｎ Ｉ Ｖ（アルファ粒子等が入
射した場合の本発明のメモリセルの動作はアルファ粒子
等が節点Ｎ２に入射した場合にも、電圧変化の符号や抵
抗の働きが入れ換わるだけで全く同様に考えることがで
きる。よってこの場合にもソフトエラーが生じないよう
にできる。
射した場合の本発明のメモリセルの動作はアルファ粒子
等が節点Ｎ２に入射した場合にも、電圧変化の符号や抵
抗の働きが入れ換わるだけで全く同様に考えることがで
きる。よってこの場合にもソフトエラーが生じないよう
にできる。
本発明のメモリセルでは、節点Ｎｌ、 Ｎ２が取９扱う
電荷量をアルファ粒子等によって生成された電荷量以上
に保たなくても、ソフトエラーが生じないようにできる
。そのため本発明のメモリセルはソフトエラ一対策のた
めＶＣ小型化が制限されることがない。
電荷量をアルファ粒子等によって生成された電荷量以上
に保たなくても、ソフトエラーが生じないようにできる
。そのため本発明のメモリセルはソフトエラ一対策のた
めＶＣ小型化が制限されることがない。
以上詳細に説明したように、本発明によれば、アルファ
粒子などの放射性粒子によって引起されるソフトエラー
の発生が極めて少なく、小型化。
粒子などの放射性粒子によって引起されるソフトエラー
の発生が極めて少なく、小型化。
同集積化が可能な半導体メモリセルが囮られるのでその
効果は太きい。
効果は太きい。
第１図は不発明の一実施例の回路図である。
１ ・・・・第１導電型の第１ＦＥＴ、２・・・・・・
第２導電型の第２ＦＥ’ｌ”、３・・・・・・第１導電
型の第３Ｆ’Ｅ’Ｉ’。 ４・・・・・・第２等定型の第４ＦＥＴ、１１・・・・
・・第１の基準電位、１２・・・・・・第２の基準電位
、ＢＬＩ・・・・・・〜第１のビット線、ＢＬ２・・・
・・・第２のビット線、Ｃ・・・・・・容量、Ｎｌ、Ｎ
２・・・・・・節点、Ｒ，１・・・・・・第１の抵抗ｊ
−Ｌ２・・・・・・第２の抵抗、ＷＬＩ・・・・・・第
１のワード線、ＷＬ２・・・・・・第２のワード線。
第２導電型の第２ＦＥ’ｌ”、３・・・・・・第１導電
型の第３Ｆ’Ｅ’Ｉ’。 ４・・・・・・第２等定型の第４ＦＥＴ、１１・・・・
・・第１の基準電位、１２・・・・・・第２の基準電位
、ＢＬＩ・・・・・・〜第１のビット線、ＢＬ２・・・
・・・第２のビット線、Ｃ・・・・・・容量、Ｎｌ、Ｎ
２・・・・・・節点、Ｒ，１・・・・・・第１の抵抗ｊ
−Ｌ２・・・・・・第２の抵抗、ＷＬＩ・・・・・・第
１のワード線、ＷＬ２・・・・・・第２のワード線。
Claims (1)
- 第１の基準電位の供給された第１通電電極と第２通電電
極とゲート電極全有する第１導電型の第１ ｆ” Ｅ
Ｔと、第２の基準電位の供給された第１通電電極と前記
第１ＦＢ’Ｔのゲート電極ＶＣ接続された第２通電電極
と前記第１ ＦＥＴの第２通電電極に接続されたゲート
電極金有する第２２Ｎ−電型の第２ＦＥＴと、一方の端
子に第２の基準電位が供給され他方の端子が前記第１
ＦＥＴの第２通電電極Ｖｃｊ要続された第１の抵抗と、
一方の端子に第１の基準電位が供給され他方の端子が前
記第２ ＦＥＴの第２通電電極に接続された第２の抵抗
と、一方の端子が前記ｉ １ Ｆ Ｅ ’Ｉ”の第２通
電電極に接続され他方の端子が前記第２ＦＥＴの第２通
電電極に接続された容量と、前記第１ＦＥＴの第２通電
電極に接続された通電電極を有する第１４電型の第３Ｆ
ＥＴと、前記第２ＦＥＴの第２通電電極に接続された通
電電極を有する第２導電型の第４ Ｉ”ＥＴとを備えた
ことを特徴とする半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58005699A JPS59129990A (ja) | 1983-01-17 | 1983-01-17 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58005699A JPS59129990A (ja) | 1983-01-17 | 1983-01-17 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59129990A true JPS59129990A (ja) | 1984-07-26 |
Family
ID=11618347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58005699A Pending JPS59129990A (ja) | 1983-01-17 | 1983-01-17 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59129990A (ja) |
-
1983
- 1983-01-17 JP JP58005699A patent/JPS59129990A/ja active Pending
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