JPS59129994A - コンピユ−タの制御プログラムチエツク方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、コンピュータシステムのすべての活動に対
して中枢神経の役目をなしている制（財）プログラム（
コントロール・プログラム）の格納内容の正当性のチェ
ック方式に関するものである。

〔従来技術〕

第１図は従来のこの他制御プログラムのチェック方式を
説明する１こめのチェック回路ブロック図で、（刀は制
御プログラム１単位分の収納データメモリ、（２）はこ
のデータメモリ（１）の内容書込み時に、一義的に生成
されたパリティ・ビット・メモリ、（４）は読出しのと
きに、データ線（３）のピット数をカウントするパリテ
ィ・チェッカ、（５）は奇偶数検出信号、（６）はエラ
ー検出タイミング線、（７）はパリティ・エラー検出ゲ
ートである。

従来の制御プログラムのチェック回路は上記のように構
成されており、制御プログラムの読出し指令によって、
データ線（３）に読出しデータが現われると同時に、パ
リティ・チェッカ（４）においては、その読出しデータ
内のビット奇偶数をカウントするようになされている。

なお、パリティ・ピント・メモリ（２）には、データメ
モリ（１）の内容書込み時に、メモリ領域全体〔パリテ
ィ・ピッ）・メモリ（２）＋データメモリ（１）〕とし
て、奇数、または偶数になるように一義的に決定された
内容が格納されている。

引き続ぎ、読出し完了時点におけるエラー検出タイミン
グ線（６）によシ、パリティ・チェッカ（４）の内容ヲ
調べることによシ、先に一義的に決定された内容になっ
ているか、どうかが判定されて、内容の正当性がチェッ
クされるようになされている。

従来の制御プログラムのチェック方式によれば、上述し
１こように、制御プログラムの正当性のチェックを行な
うために、パリティ・ビット格納用メモリ、およびパリ
ティ・チェッカ等のハードウェア全必要とし、処理装置
のハードウェア量が増大する欠点がある゛。また、従来
のこの種処理装置には、ｌ［したハードウェア量を減ら
すために、上述したような、内容の正当性チェックを行
なわない場合も多く、処理装置の信頼性を低下させる原
因にもなっていた。

〔発明の概要〕

この発明は、かかる点に着目してなされたもので、制御
プログラムの正当性のチェックを行なうために、従来の
ように、パリティ・ビット格納用のメモリ、およびパリ
ティ・チェッカ等のノ・−ドウエアを使用しないで、こ
の種処理装置の信頼性の向上を計った制御プログラムチ
ェック方式を提供しようとするものである。

〔発明の実施例〕

すなわち、第２図はこの発明の一実施例にかかる制（財
）プログラム・メモリの構成図で、格納されている内容
は、制御用プログラム、またはデータ等であって、複数
のメモリ領域（２１）（１に２）およ気２５）によりＩ
成されている。そして、これらのメモリ容量は、し０１
番地からｇｙｔＮ−ＩＪ番地までのＮ語で、１語当りの
ビット長はＭビットになされている。

さらに、上記メモリ領域群のうち、メモリ領ｍｈ）の中
の「メ用番地の内容は「ＤｏＪ　、　ｒｚｉＪ番地の内
容は１’−ＤｉＪになされておシ、また、上記メモリ領
域（２３）の中のｒ、ｎＮ−ＩＪ番地の中の内容は１１
）Ｎ−ＩＪになされ、でいる。

また、上記メモリ領域（２２）の制御用プログラム、ま
たはデータ等に使用しない１つの空ぎ番地ビ刈番地とし
、その内容を１１）ｊＪとすると共に、このｆＤｉＪの
値を次式によシ求めてあらかじめ設定しておくものとす
る。

この〔１〕式において演算ヲ行なう場合、内容１−Ｄｉ
Ｊの語長Ｍビットからの「桁あふれ」（オーツくフロー
）は捨てるものとする。

上記〔１〕式の意味は、これを変形した次の（５）式に
よって説明する。

１＝。

この（５）式は、制御プログラムの内容を、「メ用番地
から「メＮ−１」番地まで加算すると、その和カク「川
になること全意味するものである。

シカシて、マイクロコンＢ・エータを使用しＴこ処理装
置は、電源投入時、ま１こはシステム・リセット時など
の立上がシの初期ルーチンでし用番地からしＮ−月番地
までの総和を求めるようになされておｐｌこのとき、語
長Ｍピントからの「桁あふれは捨てるが、その結果が印
」であれば、制御プログラム格納メモリは「正しい」と
判定され、「川でなげれば「誤シ」と判定される。

〔発明の効果〕

以上述べたように、制御プログラム・メモリの１語と、
立上時に内容の総和を求めるルーチンのみで、制御プロ
グラム格納メモリの正当性チェックを行なうことができ
るもので、この発明によれば、従来のように、パリティ
・チェックのためのハードウェア、およびパリティ・ピ
ント格納用メモリ等も必要とせず、わずかなプログラム
・ステップを追加するのみで、制御プログラム格納メモ
リの正当性をチェックすることが可能となシ、安価で、
しかもチェック分解能と、信頼性の向上を計った制御プ
ログラムチェック力式を提供することができる優れた効
果を有憤るものである。

なお、上記一実施例では、メモリ領域（２２）の１つの
空き番地の内容１’１）ｊＪを演算で求める場合、１語
当シのビット長Ｍビットについて一括行なっているが、
（ＬＶ複数）ピットに分割して、分割毎の結果を、上記
内容中ｊ」に分割して格納するようにしても同様の効果
が得られる。さらに、この発明の内容を、格納装置構成
素子単位に実施すれば、一層チェック分解能の向上が計
れるばかシでなく、正当性チェックの対象として、制御
プログラムのみならず、制御プログラムによって読み出
し可能な、変換テーブルデータ部、定数データ部等も同
様にチェックし得られることはいうまでもない。

さらにまた、上述したこの発明のチェック方式に、更に
巡回大長検査方式（（＝７ｃ７ｉ　ｃ　Ｒｅｄｕｎｄａ
ｎｃｙ　（３ｅｃｋ　）等を用いればさらにチェック機
能の向上全針ることができるものである。

【図面の簡単な説明】

塩１図は従来のこの種制御プログラムのチェック回路ブ
ロック図、第２図はこの発明の一実施例にかかる制御プ
ログラム・メモリの構成図である。 図面中、（２１）（２２）および（２３）！’！複数の
メモリ領域で、（２１）　（２３）は通常の制御プログ
ラム、およびデータの格納番地、　　（２２）は記憶装
置の内容の総和が「川になるように算出された値の格納
番地である。「メ則〜「メＮ−１Ｊ＋ｘ番地、「ＤｏＪ
　〜ｒＤＨ−ｔＪはその内容である。 代理人　　　　　葛　野　信　−

Claims (2)

【特許請求の範囲】
1. （１）制御プログラムが格納された読出専用記憶装置に
   、膜数の番地の内容全加算した値に更に加計すると一定
   の値になる内容をあらかじめ記憶する専用番地を設けて
   チェックを行なうようにし１こことを特徴とするコンピ
   ュータの制御プログラムチェック方式。
2. （２）制御プログラム・メモリの内容を、通常の制ＡＩ
   　フログラムと、データ格納番地と、記憶装置の内容の
   総和が「０」になるように算出された値の格納番地とに
   よって構成したことを特徴とする特許請求の範囲第１項
   記載のコンピュータの制御プログラムチェック方式。