JPS6238744B2 - - Google Patents

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Publication number
JPS6238744B2
JPS6238744B2 JP57160122A JP16012282A JPS6238744B2 JP S6238744 B2 JPS6238744 B2 JP S6238744B2 JP 57160122 A JP57160122 A JP 57160122A JP 16012282 A JP16012282 A JP 16012282A JP S6238744 B2 JPS6238744 B2 JP S6238744B2
Authority
JP
Japan
Prior art keywords
tlb
error
parity
protection key
parity check
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP57160122A
Other languages
English (en)
Other versions
JPS5968898A (ja
Inventor
Tsutomu Tanaka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP57160122A priority Critical patent/JPS5968898A/ja
Publication of JPS5968898A publication Critical patent/JPS5968898A/ja
Publication of JPS6238744B2 publication Critical patent/JPS6238744B2/ja
Granted legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Storage Device Security (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は情報処理システムにおけるTLB（テ
ーブル・ルツクアサイド・バツフア）中に、主記
憶の保護を行なうための保護キーを登録して使用
する場合の、該保護キーのパリテイチエツクに関
する。
〔発明の従来技術〕
保護キーは、TLBに登録しても使用されない
（又は使用しない）場合があるため、従来よりパ
リテイチエツクはTLBに登録する前には行われ
ず、TLBから読出したときに行なつている。そ
のため、主記憶（MS）から送られて来たときに
エラーがあつたのか、TLBに登録した後でエラ
ーが発生したのかを区別することができない。し
かし、主記憶から送られて来た時のエラーは、
MSキーエラーとして、またTLB内でのエラーは
TLBエラーとして別々の処理をしなくてはいけ
ない。
〔発明の目的〕
本発明はチエツクのための時間遅れを伴なわ
ず、かつMSエラーとTLBエラーとを区別するこ
とを目的とする。
〔発明の実施例〕
図は本発明の一実施例回路ブロツク図であり、
１はキー部用のMS読出しレジスタ、１′はキー部
に対するパリテイＰ用のMS読出しレジスタ、２
はレジスタ１，１′の内容全体に対するパリテイ
を発生する回路、３，３′，４はTLBへの書込み
レジスタ、５はTLB、６，６′，７はTLB読出し
レジスタ、８はレジスタ６，６′に対するパリテ
イチエツク回路、９はレジスタ６，６′及び７の
全体に対するパリテイチエツク回路、１０は否定
回路、１１はAND回路である。
パリテイチエツク回路８でエラーが検出された
だけでは、そのエラーがTLBへの書込みの前に
生じたか、後に生じたかは判らない。そのときも
しも、パリテイチエツク回路９でエラーが検出さ
れなければ、前記エラーはTLBへの書込み前に
MSでエラーを生じていたものと見做される。ま
たパリテイチエツク回路９でもエラーが検出され
れば、前記エラーはTLB登録後に生じたものと
見做される。
〔発明の効果〕
本発明によれば、TLB読出し時に２種のチエ
ツクをすることにより、MSエラーとTLBエラー
の区別が可能となり、適切なエラー処理を行なう
ことが可能となる。
【図面の簡単な説明】
図は本発明の一実施例回路ブロツク図であり、
２はパリテイ発生回路、８，９はプリテイチエツ
ク回路、５はTLBである。

Claims (1)

  1. 【特許請求の範囲】 １ 主記憶にある保護キーをTLBに登録して使
    用する方式において、 TLBに保護キーを登録するときに、保護キー
    とそのパリテイを含んだ全ビツトに対してパリテ
    イジエネレートした新しいパリテイを付加して
    TLBに登録し、 TLBから保護キーを読出すときに保護キーと
    そのパリテイとにもとづく第１のパリテイチエツ
    クと、上記全ビツトとその新しいパリテイとにも
    とづく第２のパリテイチエツクとを併行して行な
    い、上記第２のパリテイチエツクによりエラーが
    検出されたときTLBエラーとして出力し、上記
    第２のパリテイチエツクではエラーが検出されず
    上記第１のパリテイチエツクでのみエラーが検出
    されたとき主記憶エラーとして出力するよう構成
    したことを特徴とするTLBにおける保護キーの
    チエツク方式。
JP57160122A 1982-09-14 1982-09-14 Ｔｌｂにおける保護キ−のチエツク方式 Granted JPS5968898A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP57160122A JPS5968898A (ja) 1982-09-14 1982-09-14 Ｔｌｂにおける保護キ−のチエツク方式

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JP57160122A JPS5968898A (ja) 1982-09-14 1982-09-14 Ｔｌｂにおける保護キ−のチエツク方式

Publications (2)

Publication Number Publication Date
JPS5968898A JPS5968898A (ja) 1984-04-18
JPS6238744B2 true JPS6238744B2 (ja) 1987-08-19

Family

ID=15708338

Family Applications (1)

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JP57160122A Granted JPS5968898A (ja) 1982-09-14 1982-09-14 Ｔｌｂにおける保護キ−のチエツク方式

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2559398B2 (ja) * 1987-03-18 1996-12-04 株式会社日立製作所 仮想計算機システム
JPH04184649A (ja) * 1990-11-20 1992-07-01 Fujitsu Ltd 情報処理装置
JP2007032811A (ja) * 2005-07-29 2007-02-08 Fujinon Corp 雲台システム

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5175355A (ja) * 1974-12-25 1976-06-29 Fujitsu Ltd
JPS55135396A (en) * 1979-04-05 1980-10-22 Mitsubishi Electric Corp Error correction/detection system of memory unit

Also Published As

Publication number Publication date
JPS5968898A (ja) 1984-04-18

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