JPS59135928A - 電源投入スイツチ回路 - Google Patents
電源投入スイツチ回路Info
- Publication number
- JPS59135928A JPS59135928A JP1037583A JP1037583A JPS59135928A JP S59135928 A JPS59135928 A JP S59135928A JP 1037583 A JP1037583 A JP 1037583A JP 1037583 A JP1037583 A JP 1037583A JP S59135928 A JPS59135928 A JP S59135928A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- turned
- switch
- transistor
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
- H01H47/00—Circuit arrangements not adapted to a particular application of the relay and designed to obtain desired operating characteristics or to provide energising current
- H01H47/002—Monitoring or fail-safe circuits
Landscapes
- Keying Circuit Devices (AREA)
- Relay Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、機器の電源投入等に用いられるスイッチ回路
に関するものである。
に関するものである。
電子計算機等の電源投入スイッチは、パネルに設けた機
械式接点によるスイッチからキーボード等に配置される
半導体スイッチを使用する方式が増加している。しかし
、従来のこの種の半導体スイッチは、その出力がトラン
ジスタのオープンコレクタであるため、故障等により出
力トランジスタのコレクターエミッタ間が短絡した場合
は、予期しないときに無条件で電源が投入されるという
欠点があった。
械式接点によるスイッチからキーボード等に配置される
半導体スイッチを使用する方式が増加している。しかし
、従来のこの種の半導体スイッチは、その出力がトラン
ジスタのオープンコレクタであるため、故障等により出
力トランジスタのコレクターエミッタ間が短絡した場合
は、予期しないときに無条件で電源が投入されるという
欠点があった。
第１図は、このような従来のスイッチ回路の構成例を示
したもので、１は半導体スイッチ、５は電子装置に電源
を投入するパワーオン・シーケンス回路である。これの
動作は第２図に示す如くであって、半導体スイッチ１を
オンすることにより、出力トランジスタＴＲのコレクタ
出力ａの電位が高レベルＨから低レベルＬに変化して、
パワーオン指令が発生し、この結果、パワーオン・シー
ケンス回路５が直ちに動作を開始して電子装置（図示せ
ず）に電源が投入される。その後、半導体スイッチ１は
オフに復旧して、出力トランジスタＴＲのコレクタ出力
ａの電位は高レベルに戻るが、パワーオン・シーケンス
回路５はオンし続ける。
したもので、１は半導体スイッチ、５は電子装置に電源
を投入するパワーオン・シーケンス回路である。これの
動作は第２図に示す如くであって、半導体スイッチ１を
オンすることにより、出力トランジスタＴＲのコレクタ
出力ａの電位が高レベルＨから低レベルＬに変化して、
パワーオン指令が発生し、この結果、パワーオン・シー
ケンス回路５が直ちに動作を開始して電子装置（図示せ
ず）に電源が投入される。その後、半導体スイッチ１は
オフに復旧して、出力トランジスタＴＲのコレクタ出力
ａの電位は高レベルに戻るが、パワーオン・シーケンス
回路５はオンし続ける。
か〜る構成であるため、半導体スイッチ１の故障、特に
出力トランジスタＴＲのコレクタ出力ａが低レベルにな
る故障があると、予期しないときに電源が投入されてし
まう。
出力トランジスタＴＲのコレクタ出力ａが低レベルにな
る故障があると、予期しないときに電源が投入されてし
まう。
本発明の目的は、機器の電源投入等を行うスイッチが故
障等圧よりオンしても、パワーオン等の起動がなされな
い安全性の高いスイッチ回路を提供することにある。
障等圧よりオンしても、パワーオン等の起動がなされな
い安全性の高いスイッチ回路を提供することにある。
本発明の要点は、例えば第１図のような構成において、
半導体スイッチ１の出力が低レベルになったことを検出
してプリセットを行い、次に該半導体スイッチ１の出力
が高レベルに戻ったときに初めてパワーオン・シーケン
ス回路５にオン指令を出すようにした、いわゆるエツジ
トリガー回路を、半導体スイッチとパワーオン・シーケ
ンス回路の間に付加することにより、半導体スイッチ等
の故障で即座に起動がか〜ることのない椋にしたもので
ある。
半導体スイッチ１の出力が低レベルになったことを検出
してプリセットを行い、次に該半導体スイッチ１の出力
が高レベルに戻ったときに初めてパワーオン・シーケン
ス回路５にオン指令を出すようにした、いわゆるエツジ
トリガー回路を、半導体スイッチとパワーオン・シーケ
ンス回路の間に付加することにより、半導体スイッチ等
の故障で即座に起動がか〜ることのない椋にしたもので
ある。
第３図は本発明の一実施例の構成図を示す。図中、半導
体スイッチ１とパワーオン・シーケンス回路５は第１図
と同様である。２はプリセット回路であり、半導体スイ
ッチ１がオンになるとオンして、該半導体スイッチｌが
オフに戻ってもオンし続ける自己保持回路を有する。３
はプリリセット回路であり、半導体スイッチェがオンに
なるとオフして、該半導体スイッチ１がオフに戻るとオ
ンに復旧する。４はパワーオン指令回路であり、前記プ
リセット回路３とプリリセット回路４が供にオン状態に
なるとパワーオン指令を出す回路である。
体スイッチ１とパワーオン・シーケンス回路５は第１図
と同様である。２はプリセット回路であり、半導体スイ
ッチ１がオンになるとオンして、該半導体スイッチｌが
オフに戻ってもオンし続ける自己保持回路を有する。３
はプリリセット回路であり、半導体スイッチェがオンに
なるとオフして、該半導体スイッチ１がオフに戻るとオ
ンに復旧する。４はパワーオン指令回路であり、前記プ
リセット回路３とプリリセット回路４が供にオン状態に
なるとパワーオン指令を出す回路である。
以下、第３図の動作を第４図に示すタイムチャートに従
い説明する。半導体スイッチ１がオフである初期の状態
では、その出カドランシタＴＲのコレクタ出力ａは高レ
ベルであり、プリセット回路２のリレーに１もオフであ
る。一方、フ゛リリセット回路３のリレーに２は抵抗Ｒ
１を介して電流が流れオンしている。このときノくワー
オン指令回路４におけるリレーに１の接点に１−２はオ
フ、リレーに２の接点に２−１はオンで、ノ（ワーオン
指令が出ない。
い説明する。半導体スイッチ１がオフである初期の状態
では、その出カドランシタＴＲのコレクタ出力ａは高レ
ベルであり、プリセット回路２のリレーに１もオフであ
る。一方、フ゛リリセット回路３のリレーに２は抵抗Ｒ
１を介して電流が流れオンしている。このときノくワー
オン指令回路４におけるリレーに１の接点に１−２はオ
フ、リレーに２の接点に２−１はオンで、ノ（ワーオン
指令が出ない。
次に半導体スイッチ１をオンにすると、その出力ａが低
レベルになり、プリセット回路２のリレーＫｌにはダイ
オードＤ１を介して電流が流れ、骸リレーＫ １がオン
する。リレーに１がオンすると、その接点であるｋｌ−
１が閉路し、リレーに１は自己保持状態となる。−・方
、プリリセット回路３では、抵抗Ｒ１を介して流れる電
流が半導体スイッチ１の出力トランジスタＴＲに流れる
ようになり、リレーに２はオフとなる。このとき）くワ
ーオン指令回路４の接点に１−２はオン、ｋ２−１はオ
フにそれぞれ反転して、まだパワーオン指令は出ない。
レベルになり、プリセット回路２のリレーＫｌにはダイ
オードＤ１を介して電流が流れ、骸リレーＫ １がオン
する。リレーに１がオンすると、その接点であるｋｌ−
１が閉路し、リレーに１は自己保持状態となる。−・方
、プリリセット回路３では、抵抗Ｒ１を介して流れる電
流が半導体スイッチ１の出力トランジスタＴＲに流れる
ようになり、リレーに２はオフとなる。このとき）くワ
ーオン指令回路４の接点に１−２はオン、ｋ２−１はオ
フにそれぞれ反転して、まだパワーオン指令は出ない。
次に半導体スイッチ１がオフに戻ると、プリセット回路
２のリレーＫｌは、自己接点に１−１カーオンで自己保
持状態のため変化しな〜・。またプリ１ノセット回路３
の抵抗Ｒ１を介して流れる電流＆家、半導体スイッチ１
がオフになったことにより再υミリレーに２に流れ、該
リレーに２をオンにする。
２のリレーＫｌは、自己接点に１−１カーオンで自己保
持状態のため変化しな〜・。またプリ１ノセット回路３
の抵抗Ｒ１を介して流れる電流＆家、半導体スイッチ１
がオフになったことにより再υミリレーに２に流れ、該
リレーに２をオンにする。
この結果、パワーオン指令回路４の接点に１−２とに２
−１の両方の接点が閉路して、ノクワーオン・シーケン
ス回路５にパワーオン指令が出て、図示しない電子装置
が起動される。ノくワーオフのときをま、接点に３−１
を開路することにより初期状態に戻る。
−１の両方の接点が閉路して、ノクワーオン・シーケン
ス回路５にパワーオン指令が出て、図示しない電子装置
が起動される。ノくワーオフのときをま、接点に３−１
を開路することにより初期状態に戻る。
このように、第３図の構成によれば、半導体スイッチ１
の故障により、その出力トランジスタＴＲが低レベルに
なったとしても、ノくワーオン起動されることがなくな
る。
の故障により、その出力トランジスタＴＲが低レベルに
なったとしても、ノくワーオン起動されることがなくな
る。
なお、本発明は図面に示した実施例だけに限定例えば、
パワーオン指令回路４を図示のものに代って、ｋｌ−２
とに２−１の接点をブレーク接点を用いて並列に接続な
らしめ、両方の接点が開Ｘ、Ｓたときにパワーオン・シ
ーケンス回路５が起動するようにしても横わない。
パワーオン指令回路４を図示のものに代って、ｋｌ−２
とに２−１の接点をブレーク接点を用いて並列に接続な
らしめ、両方の接点が開Ｘ、Ｓたときにパワーオン・シ
ーケンス回路５が起動するようにしても横わない。
第３図では、プリセット回路２やプリリセット回路３に
機械的リレーに１．に２を用いるとしたが、半導体系子
で構成した回路により同様の機能を達成することも可能
である。
機械的リレーに１．に２を用いるとしたが、半導体系子
で構成した回路により同様の機能を達成することも可能
である。
第５図はプリセット回路２及びプリリセット回路３を半
導体素子で構成した本発明の他の実施例、を示す０第５
−１１ において、電源Ｖｃｃが印加されると、抵抗Ｒ
９、抵抗Ｒ８を介してコンデンサＣ１が光電される。半
導体スイッチ１がオフの初期状態では、プリセット回路
２はオフで、そのトランジスタＱ５はオフである。一方
、プリリセット回路３は、電源Ｖｃｃが抵抗ｎｘ２ｙ介
してトランジスタＱ６のベース電圧を高レベルにするた
め、該トランジスタＱ６をオンに反転できる状態にある
が、プリセット回路２のトランジスタＱ５がオフのため
、該トランジスタＱ６はオンしない。この状態で、半導
体スイッチ１をオンにすると、トランジスタＴＲのコレ
クタ出力ａの電位が高レベルから低レベルに変化して、
プリセット回路２のトランジスタＱ３がオンとなり、ト
ランジスタＱ３のコレクタ出力の電位が高レベルから低
レベルに変化してトランジスタＱ４がオンする。トラン
ジスタＱ４のコレクタ、エミッタ間が導通すると、トラ
ンジスタＱ３とトランジスタＱ４の相互作用により、両
方のトランジスタがオンになりう、ツチ回路が形成され
る。またトランジスタＱ３がオンすると、コンデンサＣ
１は抵抗Ｒ８を介して放電される。
導体素子で構成した本発明の他の実施例、を示す０第５
−１１ において、電源Ｖｃｃが印加されると、抵抗Ｒ
９、抵抗Ｒ８を介してコンデンサＣ１が光電される。半
導体スイッチ１がオフの初期状態では、プリセット回路
２はオフで、そのトランジスタＱ５はオフである。一方
、プリリセット回路３は、電源Ｖｃｃが抵抗ｎｘ２ｙ介
してトランジスタＱ６のベース電圧を高レベルにするた
め、該トランジスタＱ６をオンに反転できる状態にある
が、プリセット回路２のトランジスタＱ５がオフのため
、該トランジスタＱ６はオンしない。この状態で、半導
体スイッチ１をオンにすると、トランジスタＴＲのコレ
クタ出力ａの電位が高レベルから低レベルに変化して、
プリセット回路２のトランジスタＱ３がオンとなり、ト
ランジスタＱ３のコレクタ出力の電位が高レベルから低
レベルに変化してトランジスタＱ４がオンする。トラン
ジスタＱ４のコレクタ、エミッタ間が導通すると、トラ
ンジスタＱ３とトランジスタＱ４の相互作用により、両
方のトランジスタがオンになりう、ツチ回路が形成され
る。またトランジスタＱ３がオンすると、コンデンサＣ
１は抵抗Ｒ８を介して放電される。
コンデンサＣ１と抵抗Ｒ８の時定数により遅延回路が形
成され、トランジスタＱ５のベース電位は遅延回路分だ
け遅れて低レベルになるが、該遅延回路で遅れている間
にトランジスタＱ７がいち早くオンして、トランジスタ
Ｑ６のベース電位が低レベルなるため、トランジスタＱ
６はオフになる。
成され、トランジスタＱ５のベース電位は遅延回路分だ
け遅れて低レベルになるが、該遅延回路で遅れている間
にトランジスタＱ７がいち早くオンして、トランジスタ
Ｑ６のベース電位が低レベルなるため、トランジスタＱ
６はオフになる。
この結果、パワーオン・シーケンス回路５はｉ タオン
起動されない。
起動されない。
次に半導体スイッチ１をオフに戻すと、出力トランジス
タＴＲのコレクタ出力は低レベルから高レベルに変化す
る。ここで、プリセット回路２は、前記ラッチ回路によ
りオンの状態を保持するが、トランジスタＱ７のエミッ
タ出力は高レベルになり、トランジスタＱ７のコレクタ
、エミッタ間は非導通状態になる。これによりトランジ
スタＱ６のベース′亀位が高レベルになり、トランジス
タＱ６のコレクタ、エミッタ間が導通しオンになる。
タＴＲのコレクタ出力は低レベルから高レベルに変化す
る。ここで、プリセット回路２は、前記ラッチ回路によ
りオンの状態を保持するが、トランジスタＱ７のエミッ
タ出力は高レベルになり、トランジスタＱ７のコレクタ
、エミッタ間は非導通状態になる。これによりトランジ
スタＱ６のベース′亀位が高レベルになり、トランジス
タＱ６のコレクタ、エミッタ間が導通しオンになる。
トランジスタＱ６がオンになると、トランジスタＱ５の
ベース゛ＩＥ位はすでに低レベルになっているので、ト
ランジスタＱ５の工゛ミッタ、コレクタ間も導通し、−
て、トランジスタＱ３はすでにオンしているので、トラ
ンジスタＱ６のコノフタ電位は低レベルになり、パワー
オン・シーケンス回路５が起動される。
ベース゛ＩＥ位はすでに低レベルになっているので、ト
ランジスタＱ５の工゛ミッタ、コレクタ間も導通し、−
て、トランジスタＱ３はすでにオンしているので、トラ
ンジスタＱ６のコノフタ電位は低レベルになり、パワー
オン・シーケンス回路５が起動される。
第５図に示すプリセット回路２は本実施例に示すものに
限定されるものではなく、フリップフロップ、サイリス
タ等で構成してもよい。
限定されるものではなく、フリップフロップ、サイリス
タ等で構成してもよい。
第６図はプリセット回路２及びプリリセット回路３を半
導体素子で構成した本発明の他の実施例であり、第５図
との構成要素の違いは、トランジスタＱ５のベースとコ
レクタ出力の駆動にそれぞれ半導体スイッチ１でオンす
るラッチ回路を設けていることである。男６図において
、トランジスタＱ８は、トランジスタＱ４およびトラン
ジスタＱ３のコレクタ、エミッタ間が短絡故障したこと
を検出し、また、トランジスタＱ９も同様にトランジス
タＱ５のコレクタ、エミッタ間が短絡故障したことを検
出して、いずれの場合、も、トランジスタＱ６のベース
を低レベルにして、予期しないトキにパワーオン・シー
ケンス回路５が駆動されないようにしたものセある。
導体素子で構成した本発明の他の実施例であり、第５図
との構成要素の違いは、トランジスタＱ５のベースとコ
レクタ出力の駆動にそれぞれ半導体スイッチ１でオンす
るラッチ回路を設けていることである。男６図において
、トランジスタＱ８は、トランジスタＱ４およびトラン
ジスタＱ３のコレクタ、エミッタ間が短絡故障したこと
を検出し、また、トランジスタＱ９も同様にトランジス
タＱ５のコレクタ、エミッタ間が短絡故障したことを検
出して、いずれの場合、も、トランジスタＱ６のベース
を低レベルにして、予期しないトキにパワーオン・シー
ケンス回路５が駆動されないようにしたものセある。
以上、機器の電源投入に用いられるスイッチ回路の実施
例を説明したが、本発明はこれ罠限定されるものではな
い。
例を説明したが、本発明はこれ罠限定されるものではな
い。
以上の説明から明らかな如く、本発明によれば、スイッ
チの故障により、誤って機器が動作を開始するというこ
とが防止され、安全性の高いスイッチ回路を提供するこ
とができる。
チの故障により、誤って機器が動作を開始するというこ
とが防止され、安全性の高いスイッチ回路を提供するこ
とができる。
第１図は従来のスイッチ回路の構成例を示す図、第２図
は第１図の動作を説明するためのタイミング図、第３図
は本発明の一実施例を示す図、第４図は第３図の動作を
説明するためのタイミング図、第５図及び第６図は本発
明の他の実施例を示す図である。 １・・・半導体スイッチ、 ２・・・プリセット回路
、３・・・ブリリセット回路、 ４・・・パワーオン
指令回路、 ５・・・パワーオン・シーケンス回路。 代理人弁理士 鈴 木 誠
は第１図の動作を説明するためのタイミング図、第３図
は本発明の一実施例を示す図、第４図は第３図の動作を
説明するためのタイミング図、第５図及び第６図は本発
明の他の実施例を示す図である。 １・・・半導体スイッチ、 ２・・・プリセット回路
、３・・・ブリリセット回路、 ４・・・パワーオン
指令回路、 ５・・・パワーオン・シーケンス回路。 代理人弁理士 鈴 木 誠
Claims (2)
- （１） スイッチと、該スイッチがオンするとセット
され、その後前記スイッチがオフしてもセット状態を保
持し続けるプリセット回路と、前記スイッチがオフ状態
のときセット状態をとり、前記スイッチがオン状態のと
きリセット状態をとるプリリセット回路と、前記プリセ
ット回路とプリリセット回路の出力をうけ、スイッチが
一旦オンしてからオフに戻ったとき機器を始動する指令
回路とからなることを特徴とするスイッチ回路。 - （２）前記スイッチは機器の電源投入を行うためのスイ
ッチであり、前記指令回路は、該３インチが一旦オンし
てからオフに戻ったとき電源投入信号を出力することを
特徴とする特許請求の範囲第１項記載のスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58010375A JPH0787352B2 (ja) | 1983-01-25 | 1983-01-25 | 電源投入スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58010375A JPH0787352B2 (ja) | 1983-01-25 | 1983-01-25 | 電源投入スイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59135928A true JPS59135928A (ja) | 1984-08-04 |
| JPH0787352B2 JPH0787352B2 (ja) | 1995-09-20 |
Family
ID=11748384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58010375A Expired - Lifetime JPH0787352B2 (ja) | 1983-01-25 | 1983-01-25 | 電源投入スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787352B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583147A (ja) * | 1981-06-30 | 1983-01-08 | Toshiba Corp | フアンクシヨン切換装置 |
-
1983
- 1983-01-25 JP JP58010375A patent/JPH0787352B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583147A (ja) * | 1981-06-30 | 1983-01-08 | Toshiba Corp | フアンクシヨン切換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0787352B2 (ja) | 1995-09-20 |
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