JPS59136832A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
- Publication number
- JPS59136832A JPS59136832A JP1074783A JP1074783A JPS59136832A JP S59136832 A JPS59136832 A JP S59136832A JP 1074783 A JP1074783 A JP 1074783A JP 1074783 A JP1074783 A JP 1074783A JP S59136832 A JPS59136832 A JP S59136832A
- Authority
- JP
- Japan
- Prior art keywords
- input
- memory
- processor
- connection line
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ転送方式特にメモリと入出力機器とのデ
ータ転送方式に関する。
ータ転送方式に関する。
主記憶と入出力機器との間のデータ転送は従来二つの方
式が行なわれている。すなわち第一の方式は高速データ
転送が可能な入出力機器、例えばディスク装置等に対す
るものでプロセッサが介在せず直接に主記憶と入出力機
器間で高速データ転送を行なう方式である。第二の方式
はデータ転送速度の遅い例えばプリンタ等に対するもの
で、バッファメモリを介在させバッファメモリと入出力
機器のデータ転送およびプロセッサによるバッファメモ
リと主記憶とのデータ転送の二段階をへて行なう方式で
ある。
式が行なわれている。すなわち第一の方式は高速データ
転送が可能な入出力機器、例えばディスク装置等に対す
るものでプロセッサが介在せず直接に主記憶と入出力機
器間で高速データ転送を行なう方式である。第二の方式
はデータ転送速度の遅い例えばプリンタ等に対するもの
で、バッファメモリを介在させバッファメモリと入出力
機器のデータ転送およびプロセッサによるバッファメモ
リと主記憶とのデータ転送の二段階をへて行なう方式で
ある。
第一の方式においてはデータ転送中はプロセッサは主記
憶にアクセスできず一時処理動作を行えないという欠点
があり、第二の方式においてはデ−夕転送を二段階で行
ないプロセッサは一時的にはデータ転送に使用されると
いう欠点がある。
憶にアクセスできず一時処理動作を行えないという欠点
があり、第二の方式においてはデ−夕転送を二段階で行
ないプロセッサは一時的にはデータ転送に使用されると
いう欠点がある。
本発明の目的は上述の従来方式の欠点を除去し入出力デ
ータ転送とは切シはなして独立してプロセッサに処理動
作を行なわせプロセッサのスループットを大幅に向上で
きるデータ転送方式を提供することにるる。
ータ転送とは切シはなして独立してプロセッサに処理動
作を行なわせプロセッサのスループットを大幅に向上で
きるデータ転送方式を提供することにるる。
本発明の方式は、主記憶を有するプロセッサと入出力機
器とのデータ転送方式において、転送すべきデータを格
納する記憶手段と、前記プロセッサから供給されるデー
タを前記記憶手段に書き込み前記記憶手段から格納され
ているデータを読出し前記プロセッサに供給する第一の
書込み読出し手段と、前記入出力機器から供給されるデ
ータを前記記憶手段に書き込み前記記憶手段から格納さ
れているデータを読出し前記入出力機器に供給する第二
の書込み読出し手段と、前記記憶手段と前記入出力機器
とのデータ転送動作開始前に前記記憶手段と前記プロセ
ッサおよび前記主記憶との接続を切離し該データ転送動
作終了後に前記切離した接続を再接続する接続手段とを
含む。
器とのデータ転送方式において、転送すべきデータを格
納する記憶手段と、前記プロセッサから供給されるデー
タを前記記憶手段に書き込み前記記憶手段から格納され
ているデータを読出し前記プロセッサに供給する第一の
書込み読出し手段と、前記入出力機器から供給されるデ
ータを前記記憶手段に書き込み前記記憶手段から格納さ
れているデータを読出し前記入出力機器に供給する第二
の書込み読出し手段と、前記記憶手段と前記入出力機器
とのデータ転送動作開始前に前記記憶手段と前記プロセ
ッサおよび前記主記憶との接続を切離し該データ転送動
作終了後に前記切離した接続を再接続する接続手段とを
含む。
次に本発明について図面を参照して詳細に説明する。
図は本発明の一実施例を示すブロック図である。
本発明の一実施例はプロセッサ１００と、主記憶２００
と、プロセッサ１００からの入出力コマンドを解読し所
要機器を作動させる信号を発生する入出力デコーダ１と
、入出力機器８とプロセッサ１００との間で転送きれる
べきデータを格納するメモリ４と、入出力動作を行なう
入出力機器８と、入出力機器８を制御する入出力制御部
７と、プロセッサ１００の指示によシ直接入出力機器８
とメモリ４とのデータ転送を行なわせるダイレクトメモ
リアクセス制御部６と、入出力機器８とメモリ４との間
のデータ転送時に接続線１３と１８および接続線１４．
１５と１９とをそれぞれ分離しメインバス１１と分離す
るが通常は接続しでいる分離回路２および３と（分離す
るか否かはダイレクトメモリアクセス制御部６から接続
線２１を介する切替信号によシ決定される。切替信号が
論理１１ａのときは分離し、論理“０１のときは分離し
ない）、入出力機器８とメモリ４との間のデータ転送時
に畢 プロセッサから入出力機器８又はメモリ４へのアクセス
要求があったときに誤シとしてプロセッサ１００に報知
する誤り検出部５とを含んで構成される。
と、プロセッサ１００からの入出力コマンドを解読し所
要機器を作動させる信号を発生する入出力デコーダ１と
、入出力機器８とプロセッサ１００との間で転送きれる
べきデータを格納するメモリ４と、入出力動作を行なう
入出力機器８と、入出力機器８を制御する入出力制御部
７と、プロセッサ１００の指示によシ直接入出力機器８
とメモリ４とのデータ転送を行なわせるダイレクトメモ
リアクセス制御部６と、入出力機器８とメモリ４との間
のデータ転送時に接続線１３と１８および接続線１４．
１５と１９とをそれぞれ分離しメインバス１１と分離す
るが通常は接続しでいる分離回路２および３と（分離す
るか否かはダイレクトメモリアクセス制御部６から接続
線２１を介する切替信号によシ決定される。切替信号が
論理１１ａのときは分離し、論理“０１のときは分離し
ない）、入出力機器８とメモリ４との間のデータ転送時
に畢 プロセッサから入出力機器８又はメモリ４へのアクセス
要求があったときに誤シとしてプロセッサ１００に報知
する誤り検出部５とを含んで構成される。
次に本実施例の動作について説明する。
先ず、プロセッサ１００とメモリ４とのデータ転送につ
いて説明する。このときには接続線２１を介して供給さ
れる切替信号は論理１０１となっているので接続線１３
と１８および接続線１４．１５と１９とはそれぞれ分離
回路２および３によ多接続されている。プロセッサ１０
０から接続線１５を介してメモリアクセス要求がまたバ
ス１１および接続線１４を介してメモリアドレスが供給
されさらに接続に９１９ ’１：へてメモリ４に供給さ
れる。
いて説明する。このときには接続線２１を介して供給さ
れる切替信号は論理１０１となっているので接続線１３
と１８および接続線１４．１５と１９とはそれぞれ分離
回路２および３によ多接続されている。プロセッサ１０
０から接続線１５を介してメモリアクセス要求がまたバ
ス１１および接続線１４を介してメモリアドレスが供給
されさらに接続に９１９ ’１：へてメモリ４に供給さ
れる。
データは接続線１３および１８を介してメモリ４に書込
み時は供給され、読出し時は逆にメモリ４からプロセッ
サ１００に供給される。これらの書込み読出し動作は通
常のプロセッサ１００と主記憶２００間のデータ転送と
全く同じである。メモリ４のメモリアドレスは主記憶２
θ０の延長として位置づけ出来る。
み時は供給され、読出し時は逆にメモリ４からプロセッ
サ１００に供給される。これらの書込み読出し動作は通
常のプロセッサ１００と主記憶２００間のデータ転送と
全く同じである。メモリ４のメモリアドレスは主記憶２
θ０の延長として位置づけ出来る。
次にメモリ４と入出力機器８とのデータ転送について説
明テる。
明テる。
プロセッサ１００からメインバス１１および接続線１２
を介して供給される入出力コマンドは入出力タコダ１で
解読され接続線１７を介して入出力制御部７とダイレク
トメモリアクセス制御部６とを作動させる。これに応答
して入出力制御部７は入出力機器８を作動せしめると同
時にダイレクトメモリアクセス制御部６との接続線２２
および２３を介するデータ転送の制御を行なう。ダイレ
クトメモリアクセス制御部６は前述の入出力デコーダ１
からの指示に応答して接続線２１を介して分離回路２お
よび３ならびに［シ検出部５に論理１１１の切替信号を
供給する。この切替信号に応答して分離回路２および３
はメモリ４をメインバス１１から分離さゼる。以後、ダ
イレクトメモリアクセス制御部６から接続線２０を介し
てメモリ４にメモリアドレスが供給され、接続線２４を
介し入出力制御部７を経て接続線１８を介して供給され
るデータを書込みまたはメモリ４からデータが読み出さ
れて前記と逆の経路を経て入出力機器８に供給される。
を介して供給される入出力コマンドは入出力タコダ１で
解読され接続線１７を介して入出力制御部７とダイレク
トメモリアクセス制御部６とを作動させる。これに応答
して入出力制御部７は入出力機器８を作動せしめると同
時にダイレクトメモリアクセス制御部６との接続線２２
および２３を介するデータ転送の制御を行なう。ダイレ
クトメモリアクセス制御部６は前述の入出力デコーダ１
からの指示に応答して接続線２１を介して分離回路２お
よび３ならびに［シ検出部５に論理１１１の切替信号を
供給する。この切替信号に応答して分離回路２および３
はメモリ４をメインバス１１から分離さゼる。以後、ダ
イレクトメモリアクセス制御部６から接続線２０を介し
てメモリ４にメモリアドレスが供給され、接続線２４を
介し入出力制御部７を経て接続線１８を介して供給され
るデータを書込みまたはメモリ４からデータが読み出さ
れて前記と逆の経路を経て入出力機器８に供給される。
この間プロセッサ１００から入出力コマンド又はメモリ
アクセスがあってもこれらの要求は接続線１７または接
続線２５を介して誤り検出部５に供給され接続線２１を
介する論理１１１とからプロセッサの誤動作を検出して
接続線１６を介してプロセッサ１００に報知する。
アクセスがあってもこれらの要求は接続線１７または接
続線２５を介して誤り検出部５に供給され接続線２１を
介する論理１１１とからプロセッサの誤動作を検出して
接続線１６を介してプロセッサ１００に報知する。
プロセッサ１００はこのようにしてメモリ４にはアクセ
スできないがこの間でも主記憶２００にはこれとは関係
なく自由にアクセスできる状態にあシスループツトを低
下せしめることなく処理動作を継続することができる。
スできないがこの間でも主記憶２００にはこれとは関係
なく自由にアクセスできる状態にあシスループツトを低
下せしめることなく処理動作を継続することができる。
メモリ４と入出力機器８とのデータ転送が終了するとダ
イレクトメモリアクセス制御部６は接続線２１を介して
論理１０１を分離回路２および３に供給しメモリ４をメ
インバス１１に接続する。
イレクトメモリアクセス制御部６は接続線２１を介して
論理１０１を分離回路２および３に供給しメモリ４をメ
インバス１１に接続する。
本実施例ではメモリ４は主記憶２００とは別に設けたが
本発明はこれに限るものではなくメモリ４を主記憶２０
０の一部として構成することもできる。
本発明はこれに限るものではなくメモリ４を主記憶２０
０の一部として構成することもできる。
このように本発明にはメモリ４にプロセッサが直接アク
セスでき、メモリ４と入出力機器とのデータ転送時には
メモリ４をメインバスから切離すことによシ従来のデー
タ転送に比し格段にプロセッサのスループットを向上さ
すことができるという効果がある。
セスでき、メモリ４と入出力機器とのデータ転送時には
メモリ４をメインバスから切離すことによシ従来のデー
タ転送に比し格段にプロセッサのスループットを向上さ
すことができるという効果がある。
図は本発明の一実施例を示すブロック図である。
図において、１・・・・・・入出力デコーダ、２，３・
・・・・・分離回路、４・・・・・・メモ１ハ ５・・
・・・・誤り検出部、６・・・・・・ダイレクトメモリ
アクセス制御部、７・・・・・・入出力制御部、８・・
・・・・入出力機器、１１・・・・・・メインバス、１
００・・・・・・プロセッサ、２００・・・・・・主記
憶。 代理人 弁理士 内 原 晋
・・・・・分離回路、４・・・・・・メモ１ハ ５・・
・・・・誤り検出部、６・・・・・・ダイレクトメモリ
アクセス制御部、７・・・・・・入出力制御部、８・・
・・・・入出力機器、１１・・・・・・メインバス、１
００・・・・・・プロセッサ、２００・・・・・・主記
憶。 代理人 弁理士 内 原 晋
Claims (1)
- 【特許請求の範囲】 主記憶を有するプロセッサと入出力機器とのデータ転送
方式において、 転送すべきデータを格納する記憶手段と、前記プロセッ
サから供給されるデータを前記記憶手段に書き込み前記
記憶手段から格納されているデータを読出し前記プロセ
ッサに供給する第一の書込み読出し手段と、 前記入出力機器から供給されるデータを前記記憶手段に
書き込み前記記憶手段から格納されているデータを読出
し前記入出力機器に供給する第二の書込み読出し手段と
、 前記記憶手段と前記入出力機器とのデータ転送動作開始
前に前記記憶手段と前記プロセッサおよび前記主記憶と
の接続を切離し該データ転送動作終了後に前記切離した
接続を再接続する接続手段とを含むことを特徴とするデ
ータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1074783A JPS59136832A (ja) | 1983-01-26 | 1983-01-26 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1074783A JPS59136832A (ja) | 1983-01-26 | 1983-01-26 | デ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59136832A true JPS59136832A (ja) | 1984-08-06 |
Family
ID=11758896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1074783A Pending JPS59136832A (ja) | 1983-01-26 | 1983-01-26 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59136832A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61183767A (ja) * | 1985-02-08 | 1986-08-16 | Nec Corp | バツフアメモリ制御方式 |
-
1983
- 1983-01-26 JP JP1074783A patent/JPS59136832A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61183767A (ja) * | 1985-02-08 | 1986-08-16 | Nec Corp | バツフアメモリ制御方式 |
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