JPS59139087A - Ｃｒｔ制御装置 - Google Patents
Ｃｒｔ制御装置Info
- Publication number
- JPS59139087A JPS59139087A JP1272283A JP1272283A JPS59139087A JP S59139087 A JPS59139087 A JP S59139087A JP 1272283 A JP1272283 A JP 1272283A JP 1272283 A JP1272283 A JP 1272283A JP S59139087 A JPS59139087 A JP S59139087A
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- JP
- Japan
- Prior art keywords
- signal
- control device
- address signal
- crt
- raster
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ラスタスキャン方式のＣＲＴ （陰極線管
）ディスプレイ装置に関する。
）ディスプレイ装置に関する。
ｌより、マイクロコンピュータシステムを構成するＣＲ
Ｔディスプレイ装置が公知である。このＣＲＴディスプ
レイ装置では、ＣＲＴのラスタスキャンタイミングに同
期した各種表示タイミング信号を形成するＣＲＴ制御装
置（例えば、■日立製作所から販売されている商品名’
ＨＤ４６５０５Ｊ）と、ＲＡＭ （ランダム・アクセス
・メモリ）で構成されたリフレッシュメモリと、ドツト
構成の文字パターン等が書込まれているパターン発生回
路等により、ＣＲＴのラスタスキャンタイミングに同期
した表示信号を形成するものである。
Ｔディスプレイ装置が公知である。このＣＲＴディスプ
レイ装置では、ＣＲＴのラスタスキャンタイミングに同
期した各種表示タイミング信号を形成するＣＲＴ制御装
置（例えば、■日立製作所から販売されている商品名’
ＨＤ４６５０５Ｊ）と、ＲＡＭ （ランダム・アクセス
・メモリ）で構成されたリフレッシュメモリと、ドツト
構成の文字パターン等が書込まれているパターン発生回
路等により、ＣＲＴのラスタスキャンタイミングに同期
した表示信号を形成するものである。
すなわち、ＣＲＴの表示画面上に割当られたアドレスに
対応したアドレスを持つリフレッシュメモリの文字情報
等をその表示タイミングに同期して読み出し、上記パタ
ーン発生回路により画素データに変換して、対応するラ
スタスキャンタイミングに同期させて出力するものであ
る。
対応したアドレスを持つリフレッシュメモリの文字情報
等をその表示タイミングに同期して読み出し、上記パタ
ーン発生回路により画素データに変換して、対応するラ
スタスキャンタイミングに同期させて出力するものであ
る。
したがって、上記ＣＲＴ制御装置は、上記リフレッシュ
メモリのアドレス信号と、パターン発生回路のラスタア
ドレス信号とをそれぞれ送出する出力端子を有するもの
であった。
メモリのアドレス信号と、パターン発生回路のラスタア
ドレス信号とをそれぞれ送出する出力端子を有するもの
であった。
本願発明者は、上記リフレッシュメモリには表示期間に
そのアドレス信号を送出すればよいこと、及び上記表示
期間にはパターン発生回路に送出するラスタアドレス信
号を変化させることがないことに着目して、両信号を時
分割方式で送出することにより端子の共用化を図ること
を考えた。
そのアドレス信号を送出すればよいこと、及び上記表示
期間にはパターン発生回路に送出するラスタアドレス信
号を変化させることがないことに着目して、両信号を時
分割方式で送出することにより端子の共用化を図ること
を考えた。
この発明の目的は、効率よく端子を利用することのでき
るＣＲＴ制御装置を提供することにある。
るＣＲＴ制御装置を提供することにある。
この発明の他の目的は、端子数を増加させることなく機
能の向上を図ったＣＲＴ制御装置を提供することにある
。
能の向上を図ったＣＲＴ制御装置を提供することにある
。
この発明の更に他の目的は、以下の説明及び図面から明
らかになるであろう。
らかになるであろう。
以下、この発明を実施例とともに詳細に説明する。
第１図には、この発明に係るＣＲＴディスプレイ装置の
一実施例のブロック図が示されている。
一実施例のブロック図が示されている。
マイクロプロセッサＣＰＵは、データバスＤＡＢ、アド
レスバスＡＤＢを介して以下の各回路ブロックとのデー
タ授受を行い、この実施例では表示のための信号源とし
ての役割を果たす。
レスバスＡＤＢを介して以下の各回路ブロックとのデー
タ授受を行い、この実施例では表示のための信号源とし
ての役割を果たす。
ＣＲＴ制御装置ＣＲＴＣは、表示装置ＣＲＴのラスタス
キャンタイミングに同期した各種表示用タイミング信号
を形成する。この実施例では、その端子の効率利用化を
図るため、後述するりフレッシュメモリＲＥＦのアドレ
ス信号を送出する出力端子の一部をパターン発生回路Ｐ
Ｃのラスタアドレス信号を送出する出力端子として共通
（多重）化している。上記多重化された信号を分離する
ため、上記ラスタアドレス信号が送出される信号線には
、ラッチ回路ＦＦが設けられている。このラッチ回路Ｆ
Ｆは、特に制限されないが、上記ＣＲＴ制御装置ＣＲＴ
Ｃから送出される水平同期信号Ｈ−３ＹＮＣをクロック
信号として、その工・ノジに同期して、ラスタアドレス
信号を取り込むものである。
キャンタイミングに同期した各種表示用タイミング信号
を形成する。この実施例では、その端子の効率利用化を
図るため、後述するりフレッシュメモリＲＥＦのアドレ
ス信号を送出する出力端子の一部をパターン発生回路Ｐ
Ｃのラスタアドレス信号を送出する出力端子として共通
（多重）化している。上記多重化された信号を分離する
ため、上記ラスタアドレス信号が送出される信号線には
、ラッチ回路ＦＦが設けられている。このラッチ回路Ｆ
Ｆは、特に制限されないが、上記ＣＲＴ制御装置ＣＲＴ
Ｃから送出される水平同期信号Ｈ−３ＹＮＣをクロック
信号として、その工・ノジに同期して、ラスタアドレス
信号を取り込むものである。
このＣＲＴ制御装置ＣＲＴＣは、マイクロプロセッサＣ
ＰＵから１画面の表示文字数、同期信号の発生タイミン
グ、１文字の画素構成（垂直方向）、カーソルの方式や
位置などの画面構成の初期値が設定される。
ＰＵから１画面の表示文字数、同期信号の発生タイミン
グ、１文字の画素構成（垂直方向）、カーソルの方式や
位置などの画面構成の初期値が設定される。
リフレッシュメモリＲＥＦは、ＲＡＭで構成され、表示
装置ＣＲＴの画面上のアドレスに対応したアドレスが割
当られており、文字等を表示する場合には、そのコード
化された表示情報がマイクロプロセッサＣＰＵ等から書
込まれる。
装置ＣＲＴの画面上のアドレスに対応したアドレスが割
当られており、文字等を表示する場合には、そのコード
化された表示情報がマイクロプロセッサＣＰＵ等から書
込まれる。
アドレスデコーダＤＣＲは、アドレスバスＡＤＢからの
システムアドレス信号を受けて、上記リフレッシュメモ
リＲＥＦのアドレス信号Ａに変換する。
システムアドレス信号を受けて、上記リフレッシュメモ
リＲＥＦのアドレス信号Ａに変換する。
アドレスセレクタＡＳは、ＣＲＴ制御装置ＣＲＴＣから
のラスタスキャンに同期して形成されたアドレス信号Ｍ
Ａと、上記アドレスデコーダＤＣＲからのアドレス信号
Ａとを選択的にリフレッシュメモリＲＥＦに伝える。す
なわち、表示データを書込む場合には、アドレスデコー
ダＤＣＲ側のアドレス信号Ａを伝え、指定されたアドレ
スにマイクロプロセッサＣＰＵからの文字コード等が書
込まれる。一方、表示動作時には、ＣＲＴ制御装置側に
切り換えられ、上記アドレス信号ＭＡによリラスタスキ
ャンに同期して順次アドレスが指定される。
のラスタスキャンに同期して形成されたアドレス信号Ｍ
Ａと、上記アドレスデコーダＤＣＲからのアドレス信号
Ａとを選択的にリフレッシュメモリＲＥＦに伝える。す
なわち、表示データを書込む場合には、アドレスデコー
ダＤＣＲ側のアドレス信号Ａを伝え、指定されたアドレ
スにマイクロプロセッサＣＰＵからの文字コード等が書
込まれる。一方、表示動作時には、ＣＲＴ制御装置側に
切り換えられ、上記アドレス信号ＭＡによリラスタスキ
ャンに同期して順次アドレスが指定される。
パターン発生回路ＰＣは、ドント構成の文字等の画素信
号を形成するものであり、ＲＯＭ （リード・オンリー
−メモリ）により構成されている。
号を形成するものであり、ＲＯＭ （リード・オンリー
−メモリ）により構成されている。
すなわち、リフレッシュメモリＲＥＦからの文字等のコ
ード信号と、ラスタアドレス信号ＲＡを受けて、そのラ
スタに対応した画素信号を並列的に出力する。
ード信号と、ラスタアドレス信号ＲＡを受けて、そのラ
スタに対応した画素信号を並列的に出力する。
パラレル／シリアル変換回路Ｐ／Ｓは、上記並列的に出
力される画素データを受け、ドントクロンク信号５ＣＬ
Ｋに従ったパルス列（シリアル）信号に変換する。
力される画素データを受け、ドントクロンク信号５ＣＬ
Ｋに従ったパルス列（シリアル）信号に変換する。
ビディオ制御回路ＶＣは、上記パルス列信号と、ＣＲＴ
制御回路ＣＲＴＣで形成された同期信号５ＹＮＣとを受
けて、ディスプレイ装置ＣＲＴに供給する複合映像信号
を形成する。なお、ディスプレイ装置ＣＲＴとして家庭
用テレビジ田ン受像機を用いる場合には、ＲＦ変変面回
路設けられる。
制御回路ＣＲＴＣで形成された同期信号５ＹＮＣとを受
けて、ディスプレイ装置ＣＲＴに供給する複合映像信号
を形成する。なお、ディスプレイ装置ＣＲＴとして家庭
用テレビジ田ン受像機を用いる場合には、ＲＦ変変面回
路設けられる。
タイミング発生回路ＴＭＧは、ＣＲＴ制御装置ＣＲＴＣ
への基本クロック（文字クロック）ＣＬＫ及び上記変換
回路Ｐ／Ｓへのドツトクロツタ（シフトクロック）ＳＬ
ＣＫを形成する。
への基本クロック（文字クロック）ＣＬＫ及び上記変換
回路Ｐ／Ｓへのドツトクロツタ（シフトクロック）ＳＬ
ＣＫを形成する。
第２図には、上記ＣＲＴ制御回路ＣＲＴＣの要部一実施
例のブロック図が示されている。
例のブロック図が示されている。
リフレ・７シユメモリＲＥＦのアドレス信号ＭＡは、上
記クロックＣＬＫを受ける文字カウンタと行カウンタに
より形成され、マルチプレクサＭＰＸの一方の入力に供
給される。また、パターン発生回路ＰＣのラスタアドレ
ス信号ＲＡは、ラスタカウンタにより形成され、上記マ
ルチプレクサＭＰＸの他方の人力に供給される。特に制
限されないが、マルチプレクサＭＰＸは、表示タイミン
グ信号ＤＩＳＰによりその切り換えが行われ、共通の外
部端子から時系列的に出力される。
記クロックＣＬＫを受ける文字カウンタと行カウンタに
より形成され、マルチプレクサＭＰＸの一方の入力に供
給される。また、パターン発生回路ＰＣのラスタアドレ
ス信号ＲＡは、ラスタカウンタにより形成され、上記マ
ルチプレクサＭＰＸの他方の人力に供給される。特に制
限されないが、マルチプレクサＭＰＸは、表示タイミン
グ信号ＤＩＳＰによりその切り換えが行われ、共通の外
部端子から時系列的に出力される。
次に、この実施例回路の動作を第３図のタイミング図に
従って説明する。
従って説明する。
クロックＣＬＫは、１文字表示期間を示すタイミング信
号であり、この実施例では、１水平走査期間（総水平文
字数）を４８分割するよう構成されている。水平同期信
号Ｈ−３ＹＮＣは、上記初期設定により、例えば第３４
文字目から第４１文字目の間に発生する。
号であり、この実施例では、１水平走査期間（総水平文
字数）を４８分割するよう構成されている。水平同期信
号Ｈ−３ＹＮＣは、上記初期設定により、例えば第３４
文字目から第４１文字目の間に発生する。
また、上記同様な初期設定により、１行当たり第０文字
目から第３１文字目までの３２文字を表示させる場合、
第０文字から第３１文字目の間ロウレベルとなる表示タ
イミング信号ＤＩＳＰが形成される。
目から第３１文字目までの３２文字を表示させる場合、
第０文字から第３１文字目の間ロウレベルとなる表示タ
イミング信号ＤＩＳＰが形成される。
したがって、上記表示タイミング信号ＤＩＳＰがロウレ
ベルの時、マルチプレクサＭＰＸをリフレッシュメモリ
ＲＥＦのアドレス信号ＭＡを伝達して外部端子から送出
するものとし、上記表示タイミング信号ＤＩＳＰがハイ
レベルの時、マルチプレクサＭＰＸをパターン発生回路
のラスタアドレス信号ＲＡを伝達して外部端子から送出
する。
ベルの時、マルチプレクサＭＰＸをリフレッシュメモリ
ＲＥＦのアドレス信号ＭＡを伝達して外部端子から送出
するものとし、上記表示タイミング信号ＤＩＳＰがハイ
レベルの時、マルチプレクサＭＰＸをパターン発生回路
のラスタアドレス信号ＲＡを伝達して外部端子から送出
する。
そして、上記第１のランチ回路ＦＦは、例えば上記水平
同期信号Ｈ−３ＹＮＣの立ち下がりエツジ（第４１文字
目）でにより、上記ラスタアドレス信号ＲＡを取り込む
ものとする。このため、上記ラスタカウンタは、これよ
り前、例えば表示タイミング信号ＤＩＳＰの立ち上がり
にそのラスタアドレスを歩進させるように動作させれば
よい。
同期信号Ｈ−３ＹＮＣの立ち下がりエツジ（第４１文字
目）でにより、上記ラスタアドレス信号ＲＡを取り込む
ものとする。このため、上記ラスタカウンタは、これよ
り前、例えば表示タイミング信号ＤＩＳＰの立ち上がり
にそのラスタアドレスを歩進させるように動作させれば
よい。
これにより、次の表示期間においては、そのラスタアド
レス信号がラッチ回路ＦＦに取り込まれているので、そ
のラスタに対応した画素データを形成することができる
。
レス信号がラッチ回路ＦＦに取り込まれているので、そ
のラスタに対応した画素データを形成することができる
。
この実施例では、リフレッシュメモリのアドレス信号Ｍ
Ａとラスタアドレス信号ＲＡとを共通の端子から供給す
ることができるので、例えば、上記’ＨＤ４６５０５Ｊ
においては、ラスクアドレス信号ＲＡＪＴＩ端子ＲＡ
Ｏ〜ＲＡ４の５ビンを削減することができる。
Ａとラスタアドレス信号ＲＡとを共通の端子から供給す
ることができるので、例えば、上記’ＨＤ４６５０５Ｊ
においては、ラスクアドレス信号ＲＡＪＴＩ端子ＲＡ
Ｏ〜ＲＡ４の５ビンを削減することができる。
また、ごの端子ＲＡＯ〜ＲＡ４をリフレッシュメモリ用
アドレス信号ＭＡとして用いる場合には、その分リフレ
ッシュメモリＲＥＦの記憶容量を大きくできるから、表
示エリアの拡大を図ることができる。この場合、アドレ
ス信号ＭＡを１ビツト増やすと、メモリ容量を２倍にも
拡張できるから、その一部をリフレッシュメモリ拡張用
に用い、残りの端子を利用して、例えば、英数字パター
ン発生回路、カタカナ文字バクーン発生回路、グラフィ
ックパターン発生回路等複数種類のパターン発生回路を
用意しておいて、それを選択的に切り換えて１画面上に
これらを混在させて表示する等の表示機能を設けること
もできる。
アドレス信号ＭＡとして用いる場合には、その分リフレ
ッシュメモリＲＥＦの記憶容量を大きくできるから、表
示エリアの拡大を図ることができる。この場合、アドレ
ス信号ＭＡを１ビツト増やすと、メモリ容量を２倍にも
拡張できるから、その一部をリフレッシュメモリ拡張用
に用い、残りの端子を利用して、例えば、英数字パター
ン発生回路、カタカナ文字バクーン発生回路、グラフィ
ックパターン発生回路等複数種類のパターン発生回路を
用意しておいて、それを選択的に切り換えて１画面上に
これらを混在させて表示する等の表示機能を設けること
もできる。
このように、上記不用となった端子を単に削減して、Ｃ
ＲＴ制御装置の価格を安くすることの他、上述のように
機能向上を図ることができる。
ＲＴ制御装置の価格を安くすることの他、上述のように
機能向上を図ることができる。
この発明は、前記実施例に限定されない。
上記リフレッシュメモリのアドレス信号ＭＡとラスタア
ドレス信号ＲＡとを時系列的に多重化して出力する回路
は、種々の実施形態をとることができ、そのタイミング
制御に用いるタイミング信号は、上述のように既存のタ
イミング信号を用いることの他、専用のタイミング信号
を形成して用いるものであってもよい。
ドレス信号ＲＡとを時系列的に多重化して出力する回路
は、種々の実施形態をとることができ、そのタイミング
制御に用いるタイミング信号は、上述のように既存のタ
イミング信号を用いることの他、専用のタイミング信号
を形成して用いるものであってもよい。
また、ランチ回路ＦＦは、パターン発生回路ＰＧに内蔵
させるものであってもよい。
させるものであってもよい。
第１図は、この発明の一実施例を示すプロソク図、
第２図は、そのＣＲＴ制御装置の要部一実施例を示すブ
ロック図、 第３図は、その動作を説明するためのタイミング図であ
る。 ＣＰＵ・・マイクロプロセッサ、ＣＲＴＣ・・ＣＲＴ制
御装置、ＤＣＲ・・Ｙドレスデコーダ、ＡＳ・・アドレ
スセレクタ、ＲＥＦ・・リフレンシュメモリ、ＰＣ・・
パターン発生回路、ＦＦ・・ラッチ回路、Ｐ／Ｓ・・パ
ラレル／シリアル変換回路、ＶＣ・・ビディオ制御回路
、ＴＭＧ・・タイミング発生回路、ＡＤＢ・・アドレス
バス、ＤＡＢ・・データバス、ＣＲＴ・・ディスプレイ
装置 第 １ 図 第 ２ 図 Ｄ／δＰ 第 ３ 図 −か−（ゼ漬力間的・脣ｎ粒）□−
ロック図、 第３図は、その動作を説明するためのタイミング図であ
る。 ＣＰＵ・・マイクロプロセッサ、ＣＲＴＣ・・ＣＲＴ制
御装置、ＤＣＲ・・Ｙドレスデコーダ、ＡＳ・・アドレ
スセレクタ、ＲＥＦ・・リフレンシュメモリ、ＰＣ・・
パターン発生回路、ＦＦ・・ラッチ回路、Ｐ／Ｓ・・パ
ラレル／シリアル変換回路、ＶＣ・・ビディオ制御回路
、ＴＭＧ・・タイミング発生回路、ＡＤＢ・・アドレス
バス、ＤＡＢ・・データバス、ＣＲＴ・・ディスプレイ
装置 第 １ 図 第 ２ 図 Ｄ／δＰ 第 ３ 図 −か−（ゼ漬力間的・脣ｎ粒）□−
Claims (1)
- １．１チンプモノリシック半導体集積回路装置で構成さ
れ、リフレッシュメモリへのアドレス信号と、表示パタ
ーン発生回路に送出するラスタアドレス信号とを共通の
端子を用いて表示期間とそれ以外の期間を利用して時分
割方式により送出する機能を具備することを特徴するＣ
ＲＴ制御装置。 ２、上記ラスタアドレス信号は、所定のタイミング信号
により外部に設けられたラッチ回路に取り込まれるもの
であることを特徴とする特許請求の範囲第１項記載のＣ
ＲＴ制御装置。 ３、上記タイミング信号は、水平同期信号であることを
特徴する特許請求の範囲第２項記載のＣＲＴ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1272283A JPS59139087A (ja) | 1983-01-31 | 1983-01-31 | Ｃｒｔ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1272283A JPS59139087A (ja) | 1983-01-31 | 1983-01-31 | Ｃｒｔ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59139087A true JPS59139087A (ja) | 1984-08-09 |
Family
ID=11813317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1272283A Pending JPS59139087A (ja) | 1983-01-31 | 1983-01-31 | Ｃｒｔ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59139087A (ja) |
-
1983
- 1983-01-31 JP JP1272283A patent/JPS59139087A/ja active Pending
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