JPS5914096A - Ｆｍ式テレメ−タ送信機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は自動零補正回路を備えたＦＭ式テレメータ送信
機に関する。

ＦＭ式テレメータ送信機にあっては、入力信号、即ち被
変調信号の基準値と受信機における復調信号の基準値を
一致させる必要がある。このため、入力基準信号をＶ／
Ｆ変換すると共に基準周波数発生源の発振周波数と、前
記Ｖ／Ｆ変換した周波数との比較を行って差周波数を求
めた後、Ｄ／Ａ変換して差周波数に和尚するアナログ電
圧を形成する。

然る後、アナログ電圧を入力基準信号に加えて所定の入
力基準信号に対する送信周波数を一定に保たせることが
行われる。特公昭５４−４８６２は、基準値に対する補
正のため、Ｖ／Ｆ変換を行うと共に、Ｖ／Ｆ変換した出
力パルスをカウンタに保持させた後、Ｄ／Ａ変換して補
正のためのアナログ信号を得ている。ところで基準入力
信号６Ｖ／Ｆ変換した後、基準周波数と比較するに際し
、比較精度を高める必要がある。このため、Ｖ／Ｆ変換
した周波数の１周期あるいは、これを分周した１周期を
ゲート時間として比較周波数の高い別のクロックをゲー
ト制御する。実開昭５５−１００２９９はアンドゲート
にＶ／Ｆ変換した周波数の分局信号、基準クロックを分
周した信号および補正用クロックを与え、該アンドゲー
トの出力をカウンタにカウントさせた後Ｄ／Ａ変換して
補正のための信号を得ている。然るに基準クロックを分
周した信号は、基準クロックの１／２ｎの周波数の周期
を有する矩形波のため、多くの高調波を含む。従ってこ
の高調波によるビート障害を発生し易いものである。

本発明はこれ等従来例における欠点に鑑みて成されたも
のでその目的とする所は、ビート障害の３− 発生の虞れが無く、回路設計、回路配置上の自由度の大
きいＦＭ式テレメータ送信機を提供するにある。　　　
１ 以上の目的を達成するため本発明は基準クロックをカウ
ントして得た基準時間を用いると共に、この時間幅が基
準クロックに対してビート障害を発生しない様にカウン
ト値を設定することを見出し、これを完成するに至った
ものである。

以下に本発明の好適な一実施例を添付図面によって説明
する。

第１図において、１は入力信号を増幅するプリアンプで
あり、２はプリアンプ１の出力電圧とＤ／Ａコンバータ
１６の出力電圧とを加算する加算器で、３は加算器２の
出力を周波数変調するＶ／Ｆコンバータで４は主搬送波
ＦＭ変ｐｔ器である。

４− ５は自動補正回路を作動させるための操作スイッチであ
シ、これはロック式スイッチを使用するものとする。ク
リップ・フロップ（Ｆ　、　Ｆ　、）６はスイッチ５を
オン側にする事によ〕セットされ、アンド・ゲート１３
の出力によシリセットされる。７はバイナリ−・カウン
ターであシ、Ｆ、Ｆ、６のセット状態中、Ｖ／Ｆコンバ
ータ３の出力信号を入力としＱｘ段で分周した信号をＦ
、Ｆ、ｓにセット用信号として供給する。Ｆ、Ｆ、３は
バイナリ−カウンタ７のＱｘ段の立ち上がシによシセッ
トされアンドゲート１０の出力パルスの立ち上がシにょ
夛リセットされる。

９はＦ、Ｆ。８の出力の反転信号で制御され、クロック
発生器１１の出力を入力信号として特定段の２進出力を
アンド、ゲート１０へ入力するバイナリ−・カウンタで
ある。アンド・ゲート１ｏはバイナリ−・カウンタ９の
出力を実質的にデコードし、バイナリ−・カウンタ９の
カウント値が設定値に達した時にパルスを出力する。

１１はクロック発生器であり、バイナリ−カウンタ９と
アンド・ゲート１２に入力信号を供給する。１２はアン
ド・ゲートであ夛、Ｆ・・Ｆ、８の出力信号とバイナリ
−カウンタ７のＱｘ段の出力の反転信号とをゲート信号
としてクロック発生器１１のパルスをバイナリ−カウン
タ１５へ入力信号として供給する。

１５はバイナリ−・カウンタであシアンド・ゲート１２
の出力信号を受は且つスイッチ５をオフ側からオン側に
する事によりリセットされる。１６はバイナリ−・カウ
ンタ１５の出力信号をアナログ信号に変換し、加算器２
へ補正用信号として供給するＩ）／Ａコンバータである
。

１４はバイナリ−・カウンタ７のＱｘ段の出力信号を時
間ｔ、だけ遅延させる遅延回路である。

１７はアンド・ゲート１３の出力パルスによりトリガさ
れ、一定幅のパルスを出力する単安定マルチ・バイブレ
ータである。

１８は単安定マルチ・バイブレータ１７の出力によシ一
定時間Ｏ口状態になシ加算器２へ一定電圧を供給するア
ナログ・スイッチである。

第２図に回路動作のタイミング・チャートラ示す。

ここで基準入力信号をプリアンプ１に供給した場合のＶ
／Ｆ３コンバータの出力信号の周波数が、ｆｏとなる様
に回路は動作するものとし、このｆ。

全基準出力信号周波数とする。

以下第２図のタイミング・チャートに従い回路の動作を
説明する。

７− 先ず、プリアンプ１に基準入力信号を与える。

次に操作スイッチ５をオンにし、回路作動のトリガ信号
を発生する（第２図（ａ）のイ）。このトリガ信号によ
り１５のバイナリ−カウンタ１５がリセットされるため
Ｄ／Ａコンバータ１６の出力信号は最低信号状態となる
。ここでＤ／Ａコンバータ１６の出力信号の加算器２へ
の供給の仕方は最低出力状態でＶ／Ｆコンバータ３の出
力信号の周波数ｆが最高周波数となる様にし、Ｄ／Ａコ
ンバータ１６の出力電圧、が、増大するに従かい周波数
ｆは低くなる様に構成する。従がってスイッチ５がオン
側になった時のＶ／Ｆコンバータ３の出力信号の周波数
は、最高周波数となる。さらにスイッチ５が形成するト
リガ信号は、Ｆ、Ｆ、　ｓへ供給されＦ、Ｆ、　６をセ
ット状態にする。Ｆ、Ｆ、　６の出力はインバータを介
してパイナリーカウンタフのリセット端子Ｒへ供８− 給される。このため、バイナリ−カウンタ７は起動状態
におかれ（第２図（ａ）の口）、最高周波数状態となっ
た■βコンバータ３の出力信号を入力信号として受は入
れ始める。このバイナリ−カウンタ７のＱｘ段には、　
Ｖ、７Ｆコンバータ３の出力信号を１／２ｘに分周した
信号（第２図（ａ）のハ）が出力される。ここでこの出
力ｔ１は（２Ｘ／ｆ）である。この出力信号の立ち上が
シに同期してＦ、Ｆ、ｇ、をセット状態にし、さらにバ
イナリ−カウンタ９をセット状態にしく第２図（ａ）の
ホ）、クロック発生器１１の出力信号を入力信号として
カラン）１始めさせる。このカウント値が（２Ｘ−７・
ｆ、／ｆｏ、ただしｆ！は信号にの周波数）Ｋなった時
、アンド・ゲート１０がパルスを発生する（第２図（ａ
）の二）様にバイナリ−カウンタ９とアンド・ゲート１
０を接続する。アンド・ゲー）１０のパルスに同期して
Ｆ、Ｆ。

８はｒｅｓｅｔ状態に戻る（第２図（ａ）のホ）。この
様にして得られｆｌＦ、Ｆ、　ｆ３の出力信号にはｆ’
ｏの周波数を−に分周した周波数の半周期分に相浩する
時Ｘ 間中ｔ２が形成される（第２図０））のホ）。従がって
ｔｌと１１は同期して得られるためその差分は周波数の
差分に相当する事になる。そこで、この差として表われ
た時間にバイナリ−カウンター５にクロック発生器１工
の出力信号ｊを入力信号として供給しく第２図（ａ）の
へ）、これをＤ／Ａコンバーター６によりアナログ電圧
に変換し補正用信号として加算器２へ加える。これによ
ｊ５　Ｖ／Ｆコンバータ３の出力信号はその周波数が遅
くなる方向へ補正される。この間、バイナリ−カウンタ
７のＱｘ段の出力はＬｏｗの状態にあシ補正作業が終了
後また再びｈｔｇｈ状態に変化する。従がってこの立ち
上がりに同期して再び、前記の如く回路は動作する。こ
れｔ数回繰如返えし、Ｖ／Ｆコンバータ３の出力信号の
周波数が基準出力信号の周波数ｆＯに近づく。ただしこ
の繰り返し動作による補正量がその時間差相当分に対し
常に少なめになる様にＤ／Ａコンバータ１６と加算器２
は構成される。すなわち、常に１２−１．の時間差が存
在しなからｆはｆｏに接近する。

そしてこの時間差１．−１．がＩＳになった時、この補
正作業を停止する。すなわちバイナリ−カウンタ７のＱ
ｘ段の出力を遅延回路１４へ導びくと共に、１、だけ遅
延させた信号（第２図のト）とバイナリ−カウンタ９の
リセット用信号をアンド・ゲート１３へ導びき、このア
ンド・ゲートがｈｉｇｈになった時（第２−υ）図チ）
　Ｆ、Ｆ、　６がｙｅｓｅｔされてバイナリ−カウンタ
７がｐｅｓｅｔ状態になる。この時Ｆ、Ｆ、８及びバイ
ナリ−カウンタ９はｒｅｓｅｔ状態にあるため次に操作
スイッチ５が操作されるまで回１１− 路は動作せず補正信号を保持する。

さてここで、ｔ３はクロック発生器１１の出力信号にの
周期よシ小さい値でお６　ｔ、と１．の同期すれよシ大
きな値に設定しておく。

ｔｌの時間後にパイナリーカウ／り７の分周出力が立ち
下がると、バイナリ−カウンタ１５がクロック発生器１
１の出力周波数ｆ１をカウントする。

その後、バイナリ−カウンタ９の値が所定値にな゛　　
るとバイナリ−カウンタ１５のカウント動作が停止して
カウント値が補正の九めＤ／Ａコン７ζ−夕１６に供給
される。この補正動作は（ｈ−ｔｔ）の時間が所定値以
下になるまで続けられる。この関係を第３図に示す。

さらに、一連の補正作業が終った直後に校正信号を加算
器２へ加える。すなわちアンド・ゲート１３のパルスを
トリガ信号として単安定マルチ・１２− バイブレータ１７によシ一定幅のパルスを発生させてア
ナログスイッチ８をｏｎにして校正信号相当分のアナロ
グ電圧を加算器２へ加える。

なお、操作スイッチ５はロック式のスイッチ等から成シ
、一度トリガを発生した後、再びトリガを発生させるた
めには最低２つのアクションを必要とする様なものを用
いる。

以上で説明した様に本発明はＶ／Ｆコンバータの出力で
セットされ、且つ基準クロックのカウント値が所定値に
達した時にリセットされるフリップ７０ツブの出力にて
基準時間を形成するのでクロックの周波数には無関係に
任意の周波数を比較する基準信号全作る事ができる。そ
れゆえ周波数分割多重伝送方式が用いられて各チャンネ
ル間の干渉をなくすため各々のチャンネルのサブ・キャ
リアの中心周波数を整数倍にならない様に構成される場
合でも唯一のクロック発生器により各チャンネルの自動
補正を行なう事ができる。更に基準クロック発生器の発
振周波数によってザブ・キャリアの周波数を限定される
様な事が無いので安価で高精度の水晶振動子を基準発振
器に用いる事ができる。

また、サブ・キャリア信号を分周してその周期全精確に
測定しているため測定のための基準クロックツ周波数は
サブ・キャリア信号を分周せずに測定する場合に比して
測定精度を落とさずに低い周波数を使用する事ができる
。さらに分周した信号の一周期中に測定と補正を行なっ
ており、前半周期で測定し、後半周期で補正を行ってい
るため補正速度が早く、また測定中に周波数が補正され
ないため、精確な補正が行なえる。

更に、回路は、ＭＯＳゲート、カウンタ、及び普及型時
計用水晶振動子等で構成されるため、安価で小型、低消
費電力となり、テレメータ送信機にとって好条件となっ
ている。

さらに操作スイッチとしてロック式のものを用い、一度
補正作業が終った場合、次にそのｌ−ＩＪガ全発生する
のに一度スイッチを戻した後、再び、オン側にする操作
作業を持たせている。このため、測定中誤って操作スイ
ッチに触れる等の人為的誤操作によ〕補正作業が起こら
ない。これにより測定中のトラブルとそれによる再調整
のわずられしさ、又、誤測定が避けられる。

また自動補正作業終了後連続して校正用信号を発生する
構成にしているため離間した受信機側においてもその事
を確認できる。これにより誤操作が測定中に起っても受
信機側で確認でき、また記録しておけば、後で測定結果
の判続をした時に確１５− 認できる。加えて送信機と受信機は補正作業において独
立となり、送信機の周波数変動に起因する基準レベル変
動は除かれる。そのため、受信機において高精度・高安
定が確保される事によりテレメータ・システムとして基
準信号入力状態の出力を基準レベルに一致させる事がよ
シ精度良く行われる。、また、独立性を持つ事で、受信
機の電源を再投入した場合でもまた複数の送信機を一つ
の受信機で切シ換えて使用する場合もその操作は簡単と
なり他への影響も全くなくなる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図の動作時の各部のタイミングチャートでａの部分は動
作の始動時、ｂｃｔｇ分は終局時のタイミングを表わす
。第３図は周波数比較によシ補正用のクロックが形成さ
れる状態を説明するた１６− の波形図である。 ここで、３・−・Ｖ／Ｆコ／パータ、１１・・・クロッ
ク発生器、１２．１３・−・アンドダート、】５・・・
パイナＩＪ　−カウンタ、１６・・・Ｄ／Ａコンバータ
。 特許出願人　フクダ電子株式会社

Claims (1)

【特許請求の範囲】
1. 入力信号の基準値の何如に拘らず出力周波数の基準値を
   所定値に補正するＦＭ式テレメータ送信機であって、入
   力信号と補正信号とを加算する加算器と、前記加算器の
   出力をＶ／Ｆ変換するＶ／Ｐコンバータと、前記Ｖ／Ｆ
   コンバータの出力を分周する第１のバイナリ−カウンタ
   ーと、補正のための基準信号を形成するクロック発生器
   と、前記クロック発生器の出力をカウントする第２のバ
   イナリカウンタと、前記バイナリカウンタの内容が特定
   の値の時に出力を形成する第１のアンドゲートと、前記
   第１のバイナリカウンタおよび第１のアンドゲートでセ
   ット・リセットされるフリップ７０ツブと、少くとも前
   記クロック発生器の出力および前記フリップフロップの
   出方を入力とする第２のアンドゲートとを有し、前記第
   ２のアンドゲートに前記クロック発生器のクロック周波
   数の１／２ｎ倍の周波数が加わらないことを特徴とする
   ＦＭ式テレメータ送信機。