JPS59143363A - 静電誘導サイリスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ｎゲートを有するｐチャンネル静電誘導サイ
リスタに関する。

ゲートを有するダイオード構造に構成された静電誘導サ
イリスタ（以下ＳＮサイリスタと称す）は、ゲートζこ
よる主電流の遮断が可能な自己ターンオフ機能を有し、
しかも基本的にｐｎｐｎ４層構造で構成される従来のサ
イリスタに比してスイッチング速度が速く、且つオン電
圧が低いという特長を備えている。

接合ゲート形ＳＩサイリスタには、基本的にｐ＋ｎｎ＋
ダイオードにｐゲートを有するｎチャンネル８Ｉサイリ
スタと、ｐ＋ｐｎ＋ダイオードにｎゲートを有するｐチ
ャンネルＳＩサイリスタとがある。一方、ＳＩサイリス
タはゲート抵抗を低減することによって、スイッチング
速度が速く且つゲートターンオフ可能な主電流が大きく
なるが、ゲート抵抗はｐゲートに比してｎゲートの方が
低減し易い。そこで本発明の目的は、スイッチング速度
が速く且つゲートターンオフ電流が太きい改良された特
性を有するｐチャンネルＳＩサイリスタを提供すること
にある〇 以下、図面を参照しながら本発明の内容を詳細に説明す
る。第１図は従来のｎチャンネル８Ｉサイリスタの代表
的構造例の埋込みゲート構造の斜視断面図であるｏ　ｌ
ｌ　１図において、ｎ領域２およびｎ領域５はチャンネ
ルを構成するとともに、ｐｎｎダイオードのベース領域
であり、ｐ＋領域３はアノード領域、ｎ＋領域６はカソ
ード領域、そしてｐ＋領域４はゲート領域であり、通常
これらの半導体材料はシリコンであるｏｐ＋領域３，ｐ
＋領域４およびｎ＋領域６には、アルミニウム（ＡＯ，
アルミニウムーシリコン合金（ＡＮ−Ｓｉ）　、タング
ステン（Ｗ）　、モリブテン（Ｍｏ）、金（Ａｕ）、低
抵抗ポリシリコンあるいはこれらの複層構造から成るア
ノード電極７ｌゲート電極８，そしてカソード電極９が
接続されている。

５ 第１図に示される構造のＳＩサイリスタに関して、実験
的に、ｐ＋領域４のゲート領域からゲート電極８の間の
ゲート抵抗ｒ１は小さい方がゲートターンオフ電流が大
きく、且つスイッチング速度が速いことが示される。例
えば、ゲート抵抗の相対値が１と７の場合では、ターン
オフ時間はそれぞれ０、１４μｓｅｃ　、　０．２７μ
ｓｅｃとなり、またゲート抵抗の相対値が１と２の場合
では、ゲートターンオフ電流はそれぞれ３０Ａ　、　１
５Ａとなっている。以上の実験結果はＳＩサイリスタの
動作機構に由来している。

すなわち、ゲート・カソード間接合容量をＣＧＫとすれ
ば、ｐ＋領域４のゲート抵抗ｒ１が小さいほど時定数ｒ
，　Ｃｏｉｃが減少する０従って、ゲート電極８とカソ
ード電極９の間に印加されたゲート電圧Ｖｏは、ゲート
電極８から離れたゲート領域にも速やかに伝播すること
になり、ゲート電極８に正のゲート電圧を印加したとき
のターンオン、および負のゲート電圧を印加したときの
ターンオフは素子全体でより一層同時に起こるようにな
り、スイッチング速度は速くなるといえる。また、ｐ＋
領域４のゲ６ ート抵抗ｒ□は小さい方が、ターンオフ時にゲート領域
へ流れるゲート電流のピーク値は大きくし得ることから
、より短時間でチャンネル領域が空乏層化されてピンチ
オフし、アノード電極に印加された順電圧は阻止される
ようになり、ターンオフ時間は短縮され、更にターンオ
フ時にゲート領域へ流れる電流により、ｐ＋領域４で発
生する電圧は減少することから、ゲートターンオフ電流
が向上することは明らかである。

静電誘導サイリスタにおいてゲート抵抗ｒｇがターンオ
フ過程におよぼす影譬を詳述する。

全く同一寸法に形成されたＳＩサイリスタを、全く同一
の駆動回路で動作させたときのスイッチング波形を第２
図（ａ）　、　（ｂ）に示す。第２図（、）では、上か
らゲート電圧ＶＧ　（　２０　Ｖ／ｄｉｖ　）　、ゲー
ト電流Ｉ．　（　２Ａ／ｄｓｖ）＊アノード電流ＩＡ　
（　２　Ａ／　ｄｉｖ　）　、アノード電圧ＶＡ　（　
１００　Ｖ／　ｄｉｖ　）の各波形が示されている。第
２図（ｂ）では、上からゲート電圧Ｖｏ（５０ｖ／ｄｉ
ｖ）　、７／ード電流ＩＡ（　２Ａ／ｄｉｖ）　、アノ
ード電圧７人（５０Ｖ／ｄｉｖ）の各波形が示されてい
る。横軸は両図共２μＰ７ ｓｅｅ／ｄｉｖである。

直流逆ゲートバイアスは、第２図（、）のサイリスタ（
サイリスタＢと称す）で−３０ｖ、第２図（ｂ）のサイ
リスタ（サイリスタＡと称す）で−５０Ｖである。ゲー
ト駆動回路の外部に接続されているゲー壺 ト抵抗Ｒｇは、それぞれΩと８Ωである。サイリスタＢ
では、ターンオフ時に蓄積効果が現れており、更にアノ
ード電流が完全には遮断されず、長い裾野を引くことに
なる０すなわち、速いターンオフは得られない。一方、
サイリスタＡでは、ゲート電圧が外部印加パルスとほと
んど同じ波形になっており、アノード電流はほとんど瞬
時に遮断されている。ターンオフ時間はＯ１μｓｅｃ以
下である。

この２つのＳＩサイリスタのターンオフ過程の差は、も
っばらゲート抵抗ｒ１の差によっている。サイリスタの
導通状態では、カソード、アノードから注入された電子
及びホールが多数存在している。

従って、この電流を素速く遮断するためには、注入され
たキャリヤを外部にできるだけ速く吸い出すことが必要
である。ターンオフ時には、必然的特開昭５９−１４３
３６３（３） にゲートにも電流が流れることになる。

すなわち、第３図（、）のようにゲート遮断のための印
加電圧が加わった時、ゲート電圧とゲート電流はそれぞ
れ第３図（ｂ）及び（Ｃ）のようＩこ変化する。

遮断時には、ゲートには大きい電流が流れるわけである
。そのピーク電流をＩｏｐとすると、ゲート抵抗ｒｇ＋
ｃ　ヨルｌｌｉ　圧降下ｒ、　Ｉｏｐ　ハホホ、（ＶＧ
Ｏ＋ｖｂｉ　）より小さくなければならない。すなわち
ｒ、　Ｉｏｐ　＜　Ｖｂｌ　　　　　　　（１）である
０ことに、■ｂｉはゲートチャンネル間拡散電圧、　Ｖ
ｏｏは直流逆ゲートバイアスであり、「１が小さい程Ｉ
ｏｐは大きくなる。

ゲート抵抗ｒ１によるＩｏｐの変化は、外部ゲート抵抗
−を接続すれば一層顕著である。第２図に示したＳＩサ
イリスタＡおよびＢのＩＧＰの外部ゲート抵抗Ｒｇ依存
性を第４図に示す。縦軸は１／Ｉ。１．横軸はＲｇであ
り、アノード電流ＩＡをＩＡ、負荷抵抗ＩＬＬを１２０
Ωとした時の結果である・いずれのサイリスタも”／Ｉ
ｏｐと−はほきんど直線的な関係にある。

すなわち ９ となっている。直線を外挿して、”／ＩＧＰ＝０　　の
線と交わる点が、ＳＩサイリスタの実効的なゲート抵抗
ｒ１である。ｒ２はそれぞれ、サイリスタ人では１４Ω
、サイリスタＢでは１１２Ωである。この「、の値は、
ゲート入力インピーダンスの測定からも確認されている
。

これらの結果は、８１サイリスタのゲート抵抗ｒ。

を小さくすれば、電流を瞬時に遮断できる８Ｉサイリス
タが実現できることを示している。

以上のことから、通常８Ｉサイリスタの特性に要求され
る、スイッチング速度が速いことおよびゲートターンオ
フ電流が大きいことを実現するには、ゲート抵抗を低減
するのが効果的である〇一方、シリコン半導体は、不純
物密度が３Ｘ１０ｃｍ　以下では、ｐ形に比しｎ形の比
抵抗が低いことは公知である。結晶性を良好に保ちなが
ら、なおかつゲート抵抗を小さくできる意味で、ｎ＋ア
ゲート域の不純物密度は３　Ｘ　１　ｏ”ｃｍ−”程度
以下が望ましいＯＩＯ そこで、本発明による８Ｉサイリスタはｎゲートで且つ
ｐチャンネルであることを特徴とするＯ以下、本発明の
実施例につき図を用いて説明するＯ第５図はｐチャンネ
ルＳＩサイリスタの埋込みゲート構造例の斜視図断面図
で、ｐ領域１２およびｐ領域１５はチャンネルを構成す
ると共に、ｐ”ｐｎ＋ダイオードのベース領域であり、
ｐ領域１６はカソード領域、ｎ＋領域１３はアノード領
域、モしてｎ＋領域１４はゲート領域であり、通常半導
体材料はシリコンである。ｐ＋領域１６．ｎ＋領域１４
およびｎ＋領域１３には、Ａｌ　、　Ａｌ　−８ｉ　、
　Ｗ　、　Ｍｏ　、　Ａｕ　、低抵抗ポリシリコンある
いはこれらの複層構造から成るカソード電極１９、ゲー
ト電極１８およびアノード電極１７が接続されている。

ｐチャンネルのサイリスタであるので、アノードには負
電圧が加わるが、ここでは動作から考えて負電圧が加わ
っても、ｎ＋領域１３をアノードと呼ぶ。

ｐチャンネルサイリスタはゲート電極１８とカソード電
極１９の間に適当な逆方向ゲート電圧Ｖｏ（正電圧）を
印加することによって、カソード電極１９ｐＨ とアノード電極１７の間ｉζ印加される順方向アノード
電圧戦は阻止されてオフ状態となる。このときの電圧比
ＩＶＡ／ｖＧ１　　を電圧利得とする。一方、ゲート電
極１８とカソード電極１９間の逆バイアス電圧を除去す
るか、あるいは順バイアスすることによって、アノード
電極１７とカソード電極１９の間は、順方向電流が流れ
るオン状態となりオン電圧が発生する。

通常、ＳＩサイリスタには、電圧利得が大きいこと、オ
ン電圧が小さいこと、そしてスイッチング速度が速いこ
とが要求されるが、そのためにはｐ領域１５と１２の不
純物密度を低くするのが効果的であり、たとえばシリコ
ン半導体では１０〜１０　ｃｍとすればよい。更にこの
不純物密度は低いほどゲ−）ｐｎ接合、およびアノ−ド
ルｎ接合の逆回復時に発生するスパイク電圧が低減され
る効果がある。

ゲートとゲートの間隔が狭ければ狭いほど、またｐ領域
１５および１２の不純物密度が低いほど、わずかな逆ゲ
ート電圧で大きいアノード電圧を阻止することができ電
圧利得は大きくなる。また、ｎ＋アゲートカソード、ア
ノード方向長さが長くなれば電圧利得は大きくなる。

電圧利得μは略々次式で与えられる 但しｓ　ｔｏはゲートのカソードアノード方向長さ。

１）ＪＣはカソードアノード間隔、ｄはゲートゲート間
隔である。

ゲート間隔が狭く、ｐ領域１２　、１５の不純物密度が
低い時には、ノーマリオフ形サイリスタが実現される。

ｐ領域の不純物密度をＮＡとすると、ノーマリオフ形サ
イリスタにするには少なくともＮＡｄ　＜　３．６　Ｘ
　１０　ｃＩｎ（４）の条件が満されなければならない
。ｄが５μｍなら、ＮＡは１．４４Ｘ１０　ｃｙｎ　　
より小でなければならない。

ｎ＋領域１４のゲート抵抗ｒ、が小さい方がスイッチン
グ速度が速く、且つゲートターンオフ電流が大きくなる
ことから％　ｒ、は（５）式の関係から定めるとよい。

ｒ、　＠　Ｉｏｐ　＜　ｖｂｔ　　　　　　　　（５）
１３ 但し、ＩＧＰはターンオフ時のゲートビーク電流。

Ｖｂｉはゲートチャンネル間拡散電圧である。シリコン
半導体を用いる場合、このＶｂｉは０．８ｖ程度であり
、ＩＧＰを設定することによってｒ、が求まる。

そこで、ｎ＋領域１４の不純物密度と断面積および長さ
を適当に設定することによって、上記で求まるｒ、を実
現できる。

ゲート抵抗を低減するにはｎ＋領域１４の不純物密度は
高いことが望ましいが、不純物添加によるｍ１ｓｆｉｔ
　ｄｉｓｌｏｃａｔｉｏｎ　　が発生しない不純物密度
とするのがよ＜、１０ｃｍ　　以下の適当な値とする。

例えば、不純物密度３　Ｘ　１０”ｃｒｎ−”　（４Ｘ
　１０−’Ω−ｃｍ）のｎ＋アゲート域で、直径１０μ
ｍ’、３００μｍ長さの抵抗は１５９程度である。両側
に低抵抗ゲート取り出し部が設けられていれば、実効的
なゲート抵抗は１／４になり、４９程度となる。一本の
ゲートに数１００ｍＡ程度の電流は十分に流すことがで
きる。例えば、チャンネル幅５μｍ、長さ３００μｍの
１つのチャンネルで、導通時の電流密度を１０２〜１０
３人々２程度流すとしても、１つのチャンネル当りのア
ノ−１４ ド電流は１．５ｍＡから１５ｍＡである。チャンネル幅
５μｍで、チャンネルの長さ１１１冨１こしても、１チ
ャンネル当りの電流は５〜５０ｍＡである。その時の直
径１０μｍのｎゲートの実効的なゲート抵抗は１２Ω程
度である〇 ターンオフ時Ｉこゲートに流れる電流は、導通時のアノ
ード電流と略々同程度である。１本のゲートに例えば５
０ｍＡ流れても、ゲート抵抗による電圧降下は０．６ｖ
程度であり、十分高速のターンオフが行える〇 ゲートの不純物密度が低くなる場合には、チャンネルの
長さすなわちゲート１本当りの長さを次第に短くすれば
よい。しかし、望ましくは、ゲートが不純物密度１０　
（１ｍ　　程度になるよう不純物を添加して抵抗を下げ
、１本尚りのゲートの長さを長くした方が、チャンネル
の有効面積が増えてデバイス全体として流せる電流が多
くなる。

シリコン中の砒素のように、イオン半径がほとんど等し
い場合には、周辺の高抵抗領域の格子定数とほとんど等
しい格子定数を保ちながら、ｎ＋ゲＰＩ３ 一トに多量の不純物添加が行える。

上記各半導体領域は、基板、不純物拡散あるいはエピタ
キシャル成長などの従来技術で製作できる。以下、前記
実施例の製法について説明する。

ｐ形半導体基板に燐、砒素、アンチモンなどのｎ形不純
物を選択拡散して、ｎ＋領域１３とｎ＋領域１４を形成
し、例えば、表面不純物密度１０〜１０　ｃｒｎ　　と
する。

次に、ｎ＋領域１４を拡散した主面にエピタキシャル成
長してｎ領域１５を形成し、更にエピタキシャル成長し
た表面からボロンを拡散してｐ＋領域１６を形成する。

それからゲート電極取出し部を選択エッチし、更にゲー
ト電極１８の接続予定部分には、高密度ｎ形不純物を浅
く選択拡散する０それから、Ａｌ、Ｗ、Ｍｏ、Ａｕなど
の金属からなるアノード電極１７、ゲート電極１８．カ
ソード電極１９をオーミック接続する〇 本発明の第２の実施例を第６図に示す断面構造図により
説明する。この第２の実施例は第６図に示すととくｎ＋
領域１３と低不純物密度のｐ−領域２０の間に、ｐ形の
ベース領域として中不純物密度のｎ領域２１を設けるこ
とを特徴とする。尚、その他の図中記号の説明は第５図
に準する。

第２の実施例の製作方法について説明するＯｐｐ形高比
抵抗基板０．５ＲΩ−ｍ以上）の一方の主面にボロンを
拡散して、表面不純物密度路々１０ｍ。

厚み約２０μｍのｐ領域を形成する。このｐ領域はエピ
タキシャル成長層でもよい。それからｎ形不純物の選択
拡散でｎ＋領域１３とｎ＋領域１４を形成する。

これらｎ＋領領域表面不純物密度は１０１９〜１０”ｃ
ｍ−”で、且つｎ＋領域１３とｎ領域２１との接合部不
純物密度は、素子完成時に１０ａ　程度となるようにす
ればよい。次にゲート電極取出し部を選択エッチするが
、以降の製法は第１の実施例に準する。

第２の実施例に示したＳＩサイリスクは、オフ時の印加
電圧に応じてゲートからアノードに向ってｐ−領域２０
が空乏化されるが、しかしこの空乏層の拡がりはｎ領域
２１によって抑制されるためにｎ領域１３には達せず、
アノードからの電子注入は抑えられる。ｐ−領域２０は
最大オフ電圧印加時に電界強１７ 度がほとんど一様となるように低不純物密度とし、且つ
ブレークダウンしないための最小限の厚さとして、ｎ領
域２１は空乏層の拡がりを抑制し、且つ中性領域が残り
安定したオフ状態を得るための最小限の厚さと不純物密
度とすることにより、ＳＩサイリスタのオン電圧は低く
、そしてスイッチング速度は速くなる効果がある。

第３の実施例を第７図に示す断面構造図によって説明す
る０第３の実施例によるＳＩサイリスタは、第２の実施
例化よる素子化おけるゲート領域を、高不純物密度から
なるｎ＋領域１４と、これに接するｎ領域２３とで構成
するように変更し、更にｎ＋領域１４とゲート電極１８
の接続領域に対応して重なり合う部分のｎ＋領域１３を
、ｐ＋領域２２で置き換えたことを特徴とし、その他の
領域の構造と図中記号の説明は第６図Ｉこ準する◎ 第５図〜第７図の実施例化おいて、カソードゲート間隔
およびゲートアノード間隔は所望の耐圧に応じて決めれ
ばよい◎ゲートアノード間距離ＩＧＡは、第５図の構造
では １８ のように設定する。但し、ＥＢはなだれ開始電界強度、
ＶＡＭは最大アノード電圧、ＶＧＭはその時ゲートに印
加する電圧である０第６図、第７図の例では ＥＢ　ＩＧＡ　〉ｌ　ＶＡＭ　Ｉ十ＩＶＧＭ　ｌ　’　
　　　（７１のように設定する。Ｅｎは、ガードリング
の設計が十分であれば、シリコンでは２００〜２５０Ｒ
Ｖ／ｃｍの値を期待できる。

カソードゲート間距離は、動作電圧などにもよるが、２
〜２０μｍ程度である。

第７図に示した第３の実施例の８Ｉサイリスタの製法に
ついて説明する。ｐ形高比抵抗基板の一方の主面からボ
ロンを拡散して、表面密度を例えば１０　ｃｍ　　程度
、厚みが１５μｍ程度のｎ領域２１を形成し、次に他方
の主面からｎ形不純物の燐、アンチモンあるいは砒素を
選択拡散して、表面密度がｌＸｌ０　ｃｒｎ以下で厚み
が１０μｍ程度のｎ領域２３を形成する。次にｎ領域２
３内においてチャンネルかＰＩ３ らある長さ離れた領域にｎ＋預域１４を、才た、ｐ領域
２１がある主面においてｎ＋領域１４と対応する領域以
外の領域にｎ＋領域１３を選択拡散する・尚、ｎ＋領域
１３とｐ領域２１の接合部不純物密度は素子完成特番こ
１０　ｃｍ　　となるようにする０上記拡散後、ゲート
領域がある主面全面にエピタキシャル成長してｐ領域１
５を形成し、更にボロンを拡散してｐ＋領域１６を形成
すると共に、他方の主面のｎ＋領域１３を除いた部分に
ｐ＋領域２２を選択拡散する。それからゲート電極取出
し領域を選択エッチするが、以降の製法は第１の実施例
に準する０素子完成時の不純物密度分布を第８図に示す
。破線、実線、一点鎖線はそれぞれ第７図の矢印ｘ、ｙ
、ｚ方向の分布である。

第３の実施例の８Ｉサイリスタ構造とすることによって
、サージオン電流が向上し、スイッチング速度が速くな
り、そしてもれ電流が小さくなる効果が得られるが、以
下、これらについて説明する。

オフ状態にある第３の実施例のＳＩサイリスタは、ゲー
ト電極１８とカソード電極１９間の逆バイアス電圧を除
去するか、あるいは順バイアスすることによってターン
オンし、カソード電極１９とアノード電極１７間にはオ
ン電流が流れ、ターンオン完了後はゲートバイアスを除
去してもオン状態が持続される〇 オン電流の通路はｐ”ｐｐ−ｐｎ＋ダイオード領域と、
ｐｐｎｐ−♂サイリスタ領域とからなるために、オン電
流通路面積は第２の実施例に比してサイリスタ領域の分
だけ増大する。尚、基本的にｐｎｐｎ構造からなるサイ
リスタのオン電圧は、オン電流が数十Ａ／ｃｒｒＬ以上
においてｐｉｎダイオードの場合に近似され、一方では
ゲートが接続されるベース部分の不純物密度が１０　ｃ
ｍ　　以上になるとオン電圧が増大し、もしくはターン
オンし難くなる傾向がある０従って、本実施例のＳＩサ
イリスタでは、ｐ＋ｐｎｐｎサイリスタ領域のオン電圧
は、ダイオード領域のそれに比して若干高い程度となり
、ｐ”ｐｎｐｎサイリスタ領域は充分オン電流通路たり
得る〇しかしｒｐｒｉ’ｐ１１＋サイリスタ領域は♂領
域１４の不純物密度が１０　（１４７１以上と高いので
、実用上オン電２１ 流通路としては使用できない。一般に８Ｉサイリスタを
応用するζこ際し、サージオン電流が大きいことを要求
されるが、本実施例のＳＩサイリスタはオン電流通路面
積が大きいために、オン電圧が低くなりサージオン電流
が大きくなる。

ゲート抵抗は♂領域１４により低減され、またアノード
領域の一部をｔ領域２２としたいわゆる逆導電構造であ
ることから、ターンオフ電流が大きくて、しかもターン
オフ速度が速くなる効果が得られる。オン状態のＳＩサ
イリスタは、ゲート電極１８とカソード電極１９の間に
適当な逆バイアス電圧を印加することによってターンオ
フする。中間のｐ。

ｐ、ｐ領域に存在する過剰キャリヤは、ターンオフ時に
電子がゲートのｎ領域２３および♂領域１４へ、そして
ホールは？領域２２へ引き出されるために、１）ｅｆ’
＊Ｉ）領域で再結合により消滅する残留キャリヤ量が少
なくなり、ターンオフ速度は速くなる。

また、逆導電構造のＳＩサイリスタは、オフ状態では実
効的に静電誘導トランジスタとして動作すること力）ら
、もれ電流が小さく且つ高温における耐２２ 圧安定の効果がある。

第５図〜第７図に示したような埋込みゲート構造８Ｉサ
イリスタでは、ゲート抵抗が大きくなり易いため、本発
明のｎゲートルチャンネル８Ｉサイリスタは、ゲート抵
抗が小さくし易く極めて有効である・不純物としては砒
素が最も優れている・シリコンとイオン半径がほとんど
等しく　、ｍ１ｓｆｉｔｄｉｓｌｏｃａｔｉｏｎ　など
を発生せずに１０〜１０　ｃｍ　　程度の添加が行える
し、エピタキシャル成長する時のオートドープ、拡散も
燐に比べれば小さい。また、Ｓ■サイリスタは、カソー
ド、アノードから多量の電子、ホールの注入を行うわけ
であるから、カソード領域、アノード領域の不純物密度
は高い程望ましい。不純物密度が１０　ｃｍ　　程度以
上になり、ｂａｎｄ　ｇａｐ　ｎａｒｒｏｗｉｎｇ　　
が顕著になると、オン電圧は更に低くなる。

♂ゲートルチャンネル８Ｉサイリスタを、最も効果の顕
著な埋込みゲート構造について説明してきたが、勿論、
表面ゲート構造、切り込みゲート構造に適用できること
はいうまでもない・Ｐ２３ 本発明の♂ゲートルチャンネル８Ｉサイリスタは、ゲー
ト抵抗が小さいため、ターンオフ速度が極めて速く、シ
かもゲートで遮断できるアノード電流（ゲートターンオ
フ電流）が大きく、且つ導通時のオン電圧が低いという
特長を備えており、その工業的価値は極めて高い。

【図面の簡単な説明】

第１図は従来のｎチャンネル８Ｉサイリスタの代表的構
造例の斜視図、第２図は全く同一寸法に形成された２つ
の８Ｉサイリスタのスイッチング波形比較図で、（ａ）
はサイリスタＢの波形図、（ｂ）はサイリスタ人の波形
図であり、第３図はＳ１サイリスタ遮断時の動作説明の
ための波形図であって、第４図は遮断時のゲートビーク
電流の外部ゲート抵抗依存性を示すグラフである。第５
図、第６図、第７図は本発明にかかるｐチャンネルＳＩ
サイリスタの埋込みゲート構造例の斜視断面図で、それ
ぞれ第１．第２．第３の実施例を示す。第８図は第３の
実施例の素子完成時の不純物密度分布図である。 ２　、５　、２３・・　ｎ領域、３　、４　、１６　、
２２・・・・　を領域、６，１３．１４・・・♂領域、
７，１７・・・・アノード電極、８．１８・・・・・ゲ
ート電極、９．１９・山カソード電極、１２　、１５　
、２１・・・・ｐ領域、２ｏ・山・ｎ領域。 特許出願人 東洋電機製造株式会社 代表者　土　井　　　厚 （１）’） 第３１刀 第５図 ／７ 菌ぎ閃 ９ 第７図 第８図 ２０１ｆｉう法Ｖ

Claims (1)

1. 【特許請求の範囲】 （１１９形の高抵抗半導体基体の一方の主面にｎ形の低
   抵抗領域を設けてアノード領域となし、他方の主面近傍
   の一部にｎ形像抵抗ゲート領域を設け、前記ｎ形像抵抗
   ゲート領域に囲まれる前記他方の主面の少なくとも一部
   にｐ形の低抵抗カソード領域を設けることを特徴とする
   静電誘導サイリスタ。 （２）　　前記ｐ形高抵抗半導体基体の実効不純物密度
   が１０　ｃｍ　　以下であることを特徴とする特許請求
   の範囲第（１１項記載の静電誘導サイリスタ。 （３）前記ｐ形高抵抗半導体基体の一方の主面に設けた
   ｎ形低抵抗アノード領域に隣接して、ｐ形の実効不純物
   密度が１０　ａｎ　　以下のベース領域を設（４）　　
   前記ｐ形高抵抗半導体基体の一方の主面の、少なくとも
   前記ｐ形像抵抗カソード領域を設けら２ れた部分に相対する領域は、ｎ形像抵抗アノード領域と
   なし、該低抵抗アノード領域を具備しない部分にはｐ形
   高不純物密度領域を具備することを（５）前記ｎ形像抵
   抗ゲート領域の少なくとも一部に接続して、実効不純物
   密度が１０”ｃＩＩＬ−”以下のｎ形中抵抗ゲート領域
   を具備することを特徴とする１ｕＴφが１＝ 前記特許請求の範囲第（１）項乃至第（４）項記載の静
   電誘導サイリスタ。 （６）主電流を制御する前記ｎ形像抵抗ゲート領域およ
   びｎ形中抵抗ゲート領域が埋込み表面ゲート構造に形成
   されたことを４Ｉ１１とする前記特許請求と翻し の範囲第＋１）項乃至第（５）項記載の静電誘導サイリ
   スタＯ （７）主電流を制御する前記ｎ形像抵抗ゲート領域およ
   びｎ形中抵抗ゲート領域が埋込み構造に形成（８）主電
   流を制御する前記ｎ形中抵抗ゲート領域Ｐ３ およびｎ形像抵抗ゲート領域が切り込みゲート構造に形
   成されたことを特徴とする特許 の・’ｉ”ｅ６’ｌ： 範囲第（１）項乃至第（５）項記載の静電誘導サイリス
   タ。