JPS6410102B2 - - Google Patents
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- Publication number
- JPS6410102B2 JPS6410102B2 JP53054270A JP5427078A JPS6410102B2 JP S6410102 B2 JPS6410102 B2 JP S6410102B2 JP 53054270 A JP53054270 A JP 53054270A JP 5427078 A JP5427078 A JP 5427078A JP S6410102 B2 JPS6410102 B2 JP S6410102B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- gaas
- region
- type gaas
- intermediate layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
- H10D89/217—Design considerations for internal polarisation in field-effect devices comprising arrangements for charge injection in static induction transistor logic [SITL] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/66—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials
- H10P14/662—Laminate layers, e.g. stacks of alternating high-k metal oxides
Landscapes
- Junction Field-Effect Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は倒立型GaAs静電誘導トランジスタを
用いた半導体集積回路に関する。
用いた半導体集積回路に関する。
倒立型静電誘導トランジスタ（以下SITと称
す。）を用いたI2L型論理回路（以下SITLと称
す。）はすでに本発明者の一人により、特許第
1208034号（特公昭58−38938号）「半導体集積回
路」に開示し、Siで試作され最小遅延時間
3.5nsec、電力遅延積で2fJの値が得られている。
勿論、大規模集積回路（LSI）を構成するには材
料の豊富さ、製造プロセスの完成度等考えると、
今後ともSITLはSiで構成されることになる。し
かし、非常に高速度の論理演算等を要求される場
合には、キヤリアの移動度の大きい材料による
SITLの構成が要求されるようになる。Siを除い
て、比較的安定して良質な材料が得られかつ製造
プロセスもある程度現存し、電子の移動度の大き
い材料はGaAsである。GaAsを用いたI2L回路は
すでに本発明者のうちの１人により可能性が示さ
れ（特公昭58−38938号）他にもいくつかの提案
がなされている。しかし、インジエクタトランジ
スタのエミツタ領域及び駆動用SITのゲート領域
が共通ソース領域と接触していないために、少数
キヤリアの蓄積効果が存在し、高速動作には限界
があつた。
す。）を用いたI2L型論理回路（以下SITLと称
す。）はすでに本発明者の一人により、特許第
1208034号（特公昭58−38938号）「半導体集積回
路」に開示し、Siで試作され最小遅延時間
3.5nsec、電力遅延積で2fJの値が得られている。
勿論、大規模集積回路（LSI）を構成するには材
料の豊富さ、製造プロセスの完成度等考えると、
今後ともSITLはSiで構成されることになる。し
かし、非常に高速度の論理演算等を要求される場
合には、キヤリアの移動度の大きい材料による
SITLの構成が要求されるようになる。Siを除い
て、比較的安定して良質な材料が得られかつ製造
プロセスもある程度現存し、電子の移動度の大き
い材料はGaAsである。GaAsを用いたI2L回路は
すでに本発明者のうちの１人により可能性が示さ
れ（特公昭58−38938号）他にもいくつかの提案
がなされている。しかし、インジエクタトランジ
スタのエミツタ領域及び駆動用SITのゲート領域
が共通ソース領域と接触していないために、少数
キヤリアの蓄積効果が存在し、高速動作には限界
があつた。
インジエクタトランジスタのエミツタ領域及び
駆動用の電界効果トランジスタのゲート領域が共
通ソース領域と接触させた構造が特開昭53−
71574号に示されているが、駆動用電界効果トラ
ンジスタのゲート・ドレイン容量が大きくなるこ
と、不要な少数キヤリア注入を減少させることが
できない等の欠点があるために高速化、低消費電
力化には不十分である。
駆動用の電界効果トランジスタのゲート領域が共
通ソース領域と接触させた構造が特開昭53−
71574号に示されているが、駆動用電界効果トラ
ンジスタのゲート・ドレイン容量が大きくなるこ
と、不要な少数キヤリア注入を減少させることが
できない等の欠点があるために高速化、低消費電
力化には不十分である。
本発明の目的は、非常に高速度で動作する
GaAs静電誘導トランジスタ集積回路を提供する
ことにある。
GaAs静電誘導トランジスタ集積回路を提供する
ことにある。
以下図面を参照して本発明を詳細に説明する。
第１図ａは、駆動用トランジスタにSIT、負荷
用トランジスタにバイポーラトランジスタを用い
た一入力二出力のI2L型SITLインバータ回路であ
る。
用トランジスタにバイポーラトランジスタを用い
た一入力二出力のI2L型SITLインバータ回路であ
る。
第１図ｂ，ｃは第１図ａのインバータ回路の一
具体例の平面図及びＡ−A′線に沿う断面図であ
る。n+領域１１は基板、n-領域１２はエピタキ
シヤル成長層、表面のn+領域もエピタキシヤル
成長層である。すなわち、n+GaAs基板上に所定
の厚さ及び不純物密度のn-層及びn+層を連続し
てエピタキシヤル成長させたウエハの所定の位置
にp+領域１３，１４を拡散やイオン注入等によ
り形成した構成になつている。n+領域１１は駆
動用SITのソース、n-領域１２は、駆動用SITの
チヤンネルや負荷用バイポーラトランジスタ（以
下BJTと称す。）のベースになつている。P+領域
１３は、負荷用BJTのエミツタ、p+領域１４は
負荷用BJTのコレクタであると同時に駆動用SIT
のゲートである。n+領域１５−１，１５−２は
それぞれ駆動用SITのドレインである。１１′，
１３′，１４′，１５−１′，１５−２′は、それぞ
れ電極である。p+領域のオーミツク電極はInAg、
AgZn等、n+領域のオーミツク電極はAuGe、
AuGeNi等で形成される。さらにその上に他の金
属を重ねて設けてもよい。１６は絶縁層であり、
たとえばスパツタやCVDによるSiO2やSi3N4、ス
パツタによるAl2O3、CVDによるGaOxNy等もし
くはこれらを複数個重ねた複合絶縁膜でもよい。
とくに表面準位の少ない絶縁層が必要なときに
は、GaOxNyでＯとＮの比の少さいものを表面近
傍に設け、表面から離れるにつれて、ＯとＮの比
を大きくしていけばよい。駆動用SITのチヤンネ
ル幅及び不純物密度は、ゲートとチヤンネル間の
拡散電位だけでチヤンネルが完全にピンチオフ
し、SITが遮断状態にあるように選定される。p+
領域の不純物密度を1018〜1020cm-3程度とすると
空乏層はn-チヤンネル領域側だけにほとんど延
びる。n-領域の不純物密度が１×1014cm-3、１×
1015cm-3のときの拡散電位はGaAsでは、1.2V及
び1.27V程度である。
具体例の平面図及びＡ−A′線に沿う断面図であ
る。n+領域１１は基板、n-領域１２はエピタキ
シヤル成長層、表面のn+領域もエピタキシヤル
成長層である。すなわち、n+GaAs基板上に所定
の厚さ及び不純物密度のn-層及びn+層を連続し
てエピタキシヤル成長させたウエハの所定の位置
にp+領域１３，１４を拡散やイオン注入等によ
り形成した構成になつている。n+領域１１は駆
動用SITのソース、n-領域１２は、駆動用SITの
チヤンネルや負荷用バイポーラトランジスタ（以
下BJTと称す。）のベースになつている。P+領域
１３は、負荷用BJTのエミツタ、p+領域１４は
負荷用BJTのコレクタであると同時に駆動用SIT
のゲートである。n+領域１５−１，１５−２は
それぞれ駆動用SITのドレインである。１１′，
１３′，１４′，１５−１′，１５−２′は、それぞ
れ電極である。p+領域のオーミツク電極はInAg、
AgZn等、n+領域のオーミツク電極はAuGe、
AuGeNi等で形成される。さらにその上に他の金
属を重ねて設けてもよい。１６は絶縁層であり、
たとえばスパツタやCVDによるSiO2やSi3N4、ス
パツタによるAl2O3、CVDによるGaOxNy等もし
くはこれらを複数個重ねた複合絶縁膜でもよい。
とくに表面準位の少ない絶縁層が必要なときに
は、GaOxNyでＯとＮの比の少さいものを表面近
傍に設け、表面から離れるにつれて、ＯとＮの比
を大きくしていけばよい。駆動用SITのチヤンネ
ル幅及び不純物密度は、ゲートとチヤンネル間の
拡散電位だけでチヤンネルが完全にピンチオフ
し、SITが遮断状態にあるように選定される。p+
領域の不純物密度を1018〜1020cm-3程度とすると
空乏層はn-チヤンネル領域側だけにほとんど延
びる。n-領域の不純物密度が１×1014cm-3、１×
1015cm-3のときの拡散電位はGaAsでは、1.2V及
び1.27V程度である。
従つて、チヤンネルの不純物密度をたとえば１
×1014cm-3、１×1015cm-3とすれば、チヤンネル
幅はそれぞれ少なくとも5.7μm、1.8μm程度以下
にすれば、零ゲートバイアス遮断状態にある。す
なわちノーマリオフSITが実現される。不純物密
度ND、チヤンネル幅2aとすると、ND（2a）2が2.5
×1015cm-1以下になるように選べばよい。ただ
し、2aはμm単位である。ソース・ドレイン間長
さが短くなるにつれて、ND（2a）2の値は上述した
値より次第に小さくする必要がある。ソース・ド
レイン間隔ｌがチヤンネル幅２ａにくらべて短く
なり過ぎると、如何に不純物密度を低くしても、
遮断状態を実現できなくなる。ある程度のドレイ
ン電圧が印加されても電流が流れないように、あ
る程度の高さの電位障壁が生じているためには、
ｌ／2aは少なくとも0.5より大きくなければなら
ない。p+領域１３及び１４の間隔は、エミツタ
から注入されたホールがベース内で再結合により
消滅しない程度の長さにすることが望ましい。す
なわち、空乏層とならないで電子が存在する領域
の長さが、ホールの拡散距離以下になるようにす
ることが望ましい。GaAs中におけるホールの拡
散距離ldは、例えばホール移動度400cm2／Ｖ・
sec、寿命時間10nsecとすれば、3μm程度である。
したがつて、p+領域１３と１４の間隔は、 程度もしくはそれ以下に選定される。ただし、
NDはn-領域の不純物密度、ｅは単位電荷、εは
誘導率、ldは拡散長である。
×1014cm-3、１×1015cm-3とすれば、チヤンネル
幅はそれぞれ少なくとも5.7μm、1.8μm程度以下
にすれば、零ゲートバイアス遮断状態にある。す
なわちノーマリオフSITが実現される。不純物密
度ND、チヤンネル幅2aとすると、ND（2a）2が2.5
×1015cm-1以下になるように選べばよい。ただ
し、2aはμm単位である。ソース・ドレイン間長
さが短くなるにつれて、ND（2a）2の値は上述した
値より次第に小さくする必要がある。ソース・ド
レイン間隔ｌがチヤンネル幅２ａにくらべて短く
なり過ぎると、如何に不純物密度を低くしても、
遮断状態を実現できなくなる。ある程度のドレイ
ン電圧が印加されても電流が流れないように、あ
る程度の高さの電位障壁が生じているためには、
ｌ／2aは少なくとも0.5より大きくなければなら
ない。p+領域１３及び１４の間隔は、エミツタ
から注入されたホールがベース内で再結合により
消滅しない程度の長さにすることが望ましい。す
なわち、空乏層とならないで電子が存在する領域
の長さが、ホールの拡散距離以下になるようにす
ることが望ましい。GaAs中におけるホールの拡
散距離ldは、例えばホール移動度400cm2／Ｖ・
sec、寿命時間10nsecとすれば、3μm程度である。
したがつて、p+領域１３と１４の間隔は、 程度もしくはそれ以下に選定される。ただし、
NDはn-領域の不純物密度、ｅは単位電荷、εは
誘導率、ldは拡散長である。
NDがたとえば、１×1014cm-3、１×1015cm-3で
あれば、その値は8.7μm、4.8μm程度あるいはそ
れ以下である。もちろんパンチングスルー状態に
なつてもよい。駆動用SITのゲート領域は、表面
側よりチヤンネル領域となるn-GaAs中間層及び
ドレイン領域となるn+GaAs表面層を部分的に取
り囲むように拡散又はイオン注入で形成されてい
るために、ゲート・ドレイン間は一面で接してい
るだけでゲート・ドレイン間の容量を小さくでき
る。又、本願発明のインジエクタ用バイポーラト
ランジスタのn-ベース領域は直接絶縁層１６に
接していないので、絶縁物層１６との間にn+層
があるために、注入された正孔は不純物密度の低
いn-層に集中し、絶縁物と接しているための注
入率低下が生起せず、電流到達率を大きくするこ
とができる。
あれば、その値は8.7μm、4.8μm程度あるいはそ
れ以下である。もちろんパンチングスルー状態に
なつてもよい。駆動用SITのゲート領域は、表面
側よりチヤンネル領域となるn-GaAs中間層及び
ドレイン領域となるn+GaAs表面層を部分的に取
り囲むように拡散又はイオン注入で形成されてい
るために、ゲート・ドレイン間は一面で接してい
るだけでゲート・ドレイン間の容量を小さくでき
る。又、本願発明のインジエクタ用バイポーラト
ランジスタのn-ベース領域は直接絶縁層１６に
接していないので、絶縁物層１６との間にn+層
があるために、注入された正孔は不純物密度の低
いn-層に集中し、絶縁物と接しているための注
入率低下が生起せず、電流到達率を大きくするこ
とができる。
VEEは電源電圧、Vio入力電力、Vput1、Vput2は
それぞれ出力電圧である。VEEは当然、p+領域１
３とn+領域１１の間に直接順方向電流が流れな
いような値に選ばれる。n+領域１１の不純物密
度は通常１×1018cm-3程度であるから、p+領域１
３及びn+領域１１両者間の拡散電位は1.4〜1.5V
程度である。従つて、VEEはたとえば1.0〜1.3V程
度に選ばれる。もちろん、これより低くてもよ
い。ゲートへの入力電圧Vioが低レベル（たとえ
ば、0.1〜0.3Vにあると、駆動用SITは遮断状態
にある。したがつて、出力電圧Vputは高レベル
（たとえば0.8〜1.2V程度）にある。負荷用BJTか
ら供給される電流は前段のSITのドレインに流れ
ている。入力電圧が高レベルに変わると、駆動用
SITは導通し、出力電圧は低レベルに遷移する。
すなわち、インバータ動作する。ゲート電圧が高
レベルに変わると、チヤンネル中に生じていた電
位障壁が引き下げられたりあるいは消滅したりす
ると同時に、ゲートから注入されたホールの空間
電荷効果によりソースからの電子の注入を促進
し、小さなチヤンネル面積でも大きなドレイン電
流を流せることになり、高速化の原因となつてい
る。
それぞれ出力電圧である。VEEは当然、p+領域１
３とn+領域１１の間に直接順方向電流が流れな
いような値に選ばれる。n+領域１１の不純物密
度は通常１×1018cm-3程度であるから、p+領域１
３及びn+領域１１両者間の拡散電位は1.4〜1.5V
程度である。従つて、VEEはたとえば1.0〜1.3V程
度に選ばれる。もちろん、これより低くてもよ
い。ゲートへの入力電圧Vioが低レベル（たとえ
ば、0.1〜0.3Vにあると、駆動用SITは遮断状態
にある。したがつて、出力電圧Vputは高レベル
（たとえば0.8〜1.2V程度）にある。負荷用BJTか
ら供給される電流は前段のSITのドレインに流れ
ている。入力電圧が高レベルに変わると、駆動用
SITは導通し、出力電圧は低レベルに遷移する。
すなわち、インバータ動作する。ゲート電圧が高
レベルに変わると、チヤンネル中に生じていた電
位障壁が引き下げられたりあるいは消滅したりす
ると同時に、ゲートから注入されたホールの空間
電荷効果によりソースからの電子の注入を促進
し、小さなチヤンネル面積でも大きなドレイン電
流を流せることになり、高速化の原因となつてい
る。
また、GaAsの電子の移動度は、Si中の電子の
移動度に比べて５倍程度大きい。
移動度に比べて５倍程度大きい。
従つて、ソース・ドレイン間に同一電圧が加わ
つて、同一キヤリア数存在しても、GaAsにおけ
る方が移動度が大きい分だけ電流は大きくなる。
即ち、小さなチヤンネル面積で同一の電流が流せ
るから、ゲートの静電容量などが減少して高速動
作が行なえる。導通状態にあるときのSITを遮断
するには、ゲートを低レベルに変えるわけである
が、その時チヤンネルに注入された少数キヤリ
ア、即ちホールの蓄積時間が速度を制限する。
GaAsSITの場合には、GaAsが直接遷移形結晶で
あるところから、電子、ホールの再結合時間は短
く、その蓄積時間は短くなるからきわめて高速度
の動作が行える。
つて、同一キヤリア数存在しても、GaAsにおけ
る方が移動度が大きい分だけ電流は大きくなる。
即ち、小さなチヤンネル面積で同一の電流が流せ
るから、ゲートの静電容量などが減少して高速動
作が行なえる。導通状態にあるときのSITを遮断
するには、ゲートを低レベルに変えるわけである
が、その時チヤンネルに注入された少数キヤリ
ア、即ちホールの蓄積時間が速度を制限する。
GaAsSITの場合には、GaAsが直接遷移形結晶で
あるところから、電子、ホールの再結合時間は短
く、その蓄積時間は短くなるからきわめて高速度
の動作が行える。
第１図でp+領域はちようどn+領域１１に到達
している時の例を示したが、n+領域に充分到達
していてもよい。
している時の例を示したが、n+領域に充分到達
していてもよい。
GaAsの製造プロセスは未だ充分ではない。し
かし、多層エピタキシヤル成長は、気相成長でも
液相成長でもかなり再現性よく厚さ、不純物密度
が制御されるようになつている。したがつて、た
とえば５×1013〜５×91015cm-3程度の不純物密度
のn-層をn+基板上にたとえば0.5〜2μm程度成長
し、更に1017〜1018cm-3程度の不純物密度のn+層
をたとえば0.2〜0.5μ程度成長させることは容易
である。各層の厚さ及び不純物密度の値はこれら
の値に限られないことは勿論である。p+領域を
形成するのはZn拡散による。この為、n+領域の
不純物密度はp+領域よりも低くしておく。現在
GaAsではZnによる拡散のみが安定して行なわれ
るほとんど唯一の拡散工程である。Zn拡散時に、
GaAs結晶中のAsが抜け出して結晶性を悪くする
ような時には、Asの抜け出しを抑えるために同
時にAsの蒸気圧を加えておけば、結晶性を損わ
ずにZn拡散が行える。p+形成はCdやBeなどのイ
オン注入によつてもよい。表面n+層の形成は場
合によつては、Ｓ，Se，Te等のイオン注入、拡
散によつて作つてもよい。たとえばSeのイオン
注入を用いてp+領域となるべき部分以外に選択
的に不純物濃度約1018cm-3、厚さ0.1〜0.2μmのn+
層を形成してもよい。良好な拡散マスクとなる絶
縁層が存在しない現状では、p+領域はイオン注
入の方がより精度高く行えよう。絶縁層について
は、Siにおける熱酸化のような工程は今のところ
無理なので、スパツタやCVD法で、SiO2，
Si3N4、Al2O3、AlNあるいはGaOxNyを設ければ
よい。従つて、n+−GaAs基板上のn-，n+二層エ
ピタキシヤル成長及び、p+選択Zn拡散という比
較的簡単なプロセスにより、第１図に示した構造
のものは十分実現出来る。
かし、多層エピタキシヤル成長は、気相成長でも
液相成長でもかなり再現性よく厚さ、不純物密度
が制御されるようになつている。したがつて、た
とえば５×1013〜５×91015cm-3程度の不純物密度
のn-層をn+基板上にたとえば0.5〜2μm程度成長
し、更に1017〜1018cm-3程度の不純物密度のn+層
をたとえば0.2〜0.5μ程度成長させることは容易
である。各層の厚さ及び不純物密度の値はこれら
の値に限られないことは勿論である。p+領域を
形成するのはZn拡散による。この為、n+領域の
不純物密度はp+領域よりも低くしておく。現在
GaAsではZnによる拡散のみが安定して行なわれ
るほとんど唯一の拡散工程である。Zn拡散時に、
GaAs結晶中のAsが抜け出して結晶性を悪くする
ような時には、Asの抜け出しを抑えるために同
時にAsの蒸気圧を加えておけば、結晶性を損わ
ずにZn拡散が行える。p+形成はCdやBeなどのイ
オン注入によつてもよい。表面n+層の形成は場
合によつては、Ｓ，Se，Te等のイオン注入、拡
散によつて作つてもよい。たとえばSeのイオン
注入を用いてp+領域となるべき部分以外に選択
的に不純物濃度約1018cm-3、厚さ0.1〜0.2μmのn+
層を形成してもよい。良好な拡散マスクとなる絶
縁層が存在しない現状では、p+領域はイオン注
入の方がより精度高く行えよう。絶縁層について
は、Siにおける熱酸化のような工程は今のところ
無理なので、スパツタやCVD法で、SiO2，
Si3N4、Al2O3、AlNあるいはGaOxNyを設ければ
よい。従つて、n+−GaAs基板上のn-，n+二層エ
ピタキシヤル成長及び、p+選択Zn拡散という比
較的簡単なプロセスにより、第１図に示した構造
のものは十分実現出来る。
第１図の構造例で、駆動用SITのp+ゲート領域
１４の周囲からのホール注入を抑えることは、不
要な少数キヤリア注入が無くなつて、駆動用SIT
の電流利得が向上し、動作速度が速くなる。駆動
用SITの所定のゲート領域の周囲をエツチングし
て絶縁物を詰めてもよいが、GaAsの場合にはプ
ロトン照射によりGaAsが高抵抗化することが分
つているので、そのプロセスを使うと容易であ
る。
１４の周囲からのホール注入を抑えることは、不
要な少数キヤリア注入が無くなつて、駆動用SIT
の電流利得が向上し、動作速度が速くなる。駆動
用SITの所定のゲート領域の周囲をエツチングし
て絶縁物を詰めてもよいが、GaAsの場合にはプ
ロトン照射によりGaAsが高抵抗化することが分
つているので、そのプロセスを使うと容易であ
る。
I2L型SITLは、ワイヤドロジツクが構成できる
から、第１図に示されるような基本的なインバー
タを構成しておけば、あとは基本的なインバータ
の出力端子数をそれぞれ所望の値に選んでワイヤ
ド結合で所望の機能を果す回路を構成すればよ
い。ここでは、実施例をn+基板を用いた例につ
いてのみ述べたが、ｐ基板にn+層を成長させて
その上に本発明の装置を構成してもよい。
から、第１図に示されるような基本的なインバー
タを構成しておけば、あとは基本的なインバータ
の出力端子数をそれぞれ所望の値に選んでワイヤ
ド結合で所望の機能を果す回路を構成すればよ
い。ここでは、実施例をn+基板を用いた例につ
いてのみ述べたが、ｐ基板にn+層を成長させて
その上に本発明の装置を構成してもよい。
インバータ動作するSITのゲート・ドレイン間
が、あまりに深く順方向にバイアスされると、や
はり動作速度が低下する。たとえば、ゲートが高
レベルで0.8〜1.1V、ドレインが低レベルで0.1〜
0.2Vというように、ゲート・ドレイン間があま
りに順方向に深くバイアスされることは、動作速
度を速くすることには不都合である。ゲート・ド
レイン間の電圧をあまり深くしないためには、
SITのゲート・ドレイン間にシヨツトキダイオー
ドD1及びD2を挿入すればよい。シヨツトキダイ
オードの順方向降下をVfとすると、電圧の高レ
ベルと低レベルの差は、Vf以上には大きくなら
ない。シヨツトキダイオードは、Al、Pt、Pbな
どの金属の蒸着やメツキなどで形成できる。イン
バータSITのp+ゲート領域の表面の一部に、前記
の金属によるシヨツトキダイオードを設けて、ド
レインと電極で直結すればよい。あるいは、SIT
のドレインの一部に前記金属のシヨツトキダイオ
ードを設けて、ゲート領域と接続してもよい。通
常、GaAsではｎ形領域のシヨツトキ接合の障壁
高さは、ｐ形領域のシヨツトキ接合障壁高さより
高い。したがつて、電圧の高レベル低レベル間の
差を少なくしようとするときは、p+ゲート領域
にシヨツトキ接合を設ければよいし、やや大きい
差を望む時はn+ドレイン領域にシヨツトキ接合
を設ければよい。
が、あまりに深く順方向にバイアスされると、や
はり動作速度が低下する。たとえば、ゲートが高
レベルで0.8〜1.1V、ドレインが低レベルで0.1〜
0.2Vというように、ゲート・ドレイン間があま
りに順方向に深くバイアスされることは、動作速
度を速くすることには不都合である。ゲート・ド
レイン間の電圧をあまり深くしないためには、
SITのゲート・ドレイン間にシヨツトキダイオー
ドD1及びD2を挿入すればよい。シヨツトキダイ
オードの順方向降下をVfとすると、電圧の高レ
ベルと低レベルの差は、Vf以上には大きくなら
ない。シヨツトキダイオードは、Al、Pt、Pbな
どの金属の蒸着やメツキなどで形成できる。イン
バータSITのp+ゲート領域の表面の一部に、前記
の金属によるシヨツトキダイオードを設けて、ド
レインと電極で直結すればよい。あるいは、SIT
のドレインの一部に前記金属のシヨツトキダイオ
ードを設けて、ゲート領域と接続してもよい。通
常、GaAsではｎ形領域のシヨツトキ接合の障壁
高さは、ｐ形領域のシヨツトキ接合障壁高さより
高い。したがつて、電圧の高レベル低レベル間の
差を少なくしようとするときは、p+ゲート領域
にシヨツトキ接合を設ければよいし、やや大きい
差を望む時はn+ドレイン領域にシヨツトキ接合
を設ければよい。
本発明の構造のGaAsSITを用いたI2L型SITL
は、GaAsの電子の移動度が大きく、かつ直接遷
移型結晶であることから、チヤンネルに注入され
た少数キヤリアの再結合が速くて蓄積効果が少な
いため横型のバイポーラトランジスタの電流到達
率が上昇し、とくに高速動作が要求される個所に
はきわめて有効であり又、GaAsはSiよりも拡散
電位が大きいのでSiよりも動作電圧を高くでき、
雑音余裕度が大きくなり、そして現在の製造技術
で十分製造できその工業的価値はきわめて高い。
は、GaAsの電子の移動度が大きく、かつ直接遷
移型結晶であることから、チヤンネルに注入され
た少数キヤリアの再結合が速くて蓄積効果が少な
いため横型のバイポーラトランジスタの電流到達
率が上昇し、とくに高速動作が要求される個所に
はきわめて有効であり又、GaAsはSiよりも拡散
電位が大きいのでSiよりも動作電圧を高くでき、
雑音余裕度が大きくなり、そして現在の製造技術
で十分製造できその工業的価値はきわめて高い。
第１図は、本発明のI2L型GaAsSITインバータ
（１入力２出力）の一実施例で、ａは等価回路、
ｂは平面図、ｃはｂ図中Ａ−A′線に沿う断面図
である。
（１入力２出力）の一実施例で、ａは等価回路、
ｂは平面図、ｃはｂ図中Ａ−A′線に沿う断面図
である。
Claims (1)
- 【特許請求の範囲】 １ 第１の主表面を有し比較的低比抵抗のｎ型
GaAs基板と、前記基板の第１の主表面上に成長
した、第２の主表面を有する比較的高比抵抗のｎ
型GaAs中間層と、前記ｎ型GaAs中間層の第２
の主表面上に成長した、第３の主表面を有する低
比抵抗のｎ型GaAs表面層と、前記ｎ型GaAs中
間層と前記ｎ型GaAs表面層とを貫通し前記ｎ型
基板に接触するように形成された複数個の前記第
３のｎ型GaAsよりも不純物密度の高いｐ型領域
と、前記複数個のｐ型領域が少なくとも
【式】かパンチスルー状態（ここ でNDは前記第２のｎ型GaAs中間層の不純物密
度、εsは誘電率、ｅは単位電荷、Vbiは拡散電位、
laはホールの拡散長である。）で隣接する一対の
ｐ型領域を含み、前記一対のｐ型領域とその間に
存在する前記第２のｎ型GaAs中間層と前記第３
の低比抵抗のｎ型GaAs表面層とを利用して第１
の横型のインジエクタ用バイポーラトランジスタ
を形成し、前記ｎ型GaAs中間層と前記ｎ型
GaAs表面層が部分的に前記一対のｐ型領域によ
り囲まれる部分を有し、前記基板、ｎ型GaAs中
間層とｎ型GaAs表面層、前記ｐ型層をゲートと
する第２の縦型の駆動用静電誘導トランジスタを
形成する部分を少なくとも備え、ND（2a）2＜５×
1015cm-1、ｌ／2a＞0.5という条件（ここでNDはｎ型 GaAs中間層の不純物密度、２ａはゲート間隔、
ｌはチヤンネルの長さである。）を満たし、前記
バイポーラトランジスタのコレクタ領域が前記静
電誘導トランジスタのゲート領域と共通になるべ
く構成した部分を備えたことを特徴とするGaAs
半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5427078A JPS54145486A (en) | 1978-05-08 | 1978-05-08 | Gaas semiconductor device |
| US06/035,460 US4320410A (en) | 1978-05-08 | 1979-05-03 | GaAs Semiconductor device |
| US06/295,816 US4506281A (en) | 1978-05-08 | 1981-08-24 | GaAs semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5427078A JPS54145486A (en) | 1978-05-08 | 1978-05-08 | Gaas semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54145486A JPS54145486A (en) | 1979-11-13 |
| JPS6410102B2 true JPS6410102B2 (ja) | 1989-02-21 |
Family
ID=12965874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5427078A Granted JPS54145486A (en) | 1978-05-08 | 1978-05-08 | Gaas semiconductor device |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US4320410A (ja) |
| JP (1) | JPS54145486A (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54145486A (en) * | 1978-05-08 | 1979-11-13 | Handotai Kenkyu Shinkokai | Gaas semiconductor device |
| JPS56124273A (en) * | 1980-03-04 | 1981-09-29 | Semiconductor Res Found | Semiconductor device |
| JPS56134779A (en) * | 1980-03-25 | 1981-10-21 | Semiconductor Res Found | Semiconductor integrated circuit |
| FR2489045A1 (fr) * | 1980-08-20 | 1982-02-26 | Thomson Csf | Transistor a effet de champ gaas a memoire non volatile |
| US4365262A (en) * | 1980-11-26 | 1982-12-21 | Handotai Kenkyu Shinkokai | Semiconductor image sensor |
| GB2089119A (en) * | 1980-12-10 | 1982-06-16 | Philips Electronic Associated | High voltage semiconductor devices |
| JPS57139976A (en) * | 1981-02-23 | 1982-08-30 | Omron Tateisi Electronics Co | Light emitting/receiving device |
| US4568957A (en) * | 1984-01-16 | 1986-02-04 | Mcdonnell Douglas Corporation | GaAs Complementary enhancement mode junction field effect transistor structures and method of fabrication |
| GB8430985D0 (en) * | 1984-12-07 | 1985-01-16 | Standard Telephones Cables Ltd | Monolithic gaas photoreceiver |
| US4644381A (en) * | 1985-04-08 | 1987-02-17 | Siemens Corporate Research & Support, Inc. | I2 L heterostructure bipolar transistors and method of making the same |
| JPH0828423B2 (ja) * | 1988-10-14 | 1996-03-21 | 日本電気株式会社 | 半導体記憶装置 |
| US5359220A (en) * | 1992-12-22 | 1994-10-25 | Hughes Aircraft Company | Hybrid bipolar/field-effect power transistor in group III-V material system |
| AU4695096A (en) * | 1995-01-06 | 1996-07-24 | National Aeronautics And Space Administration - Nasa | Minority carrier device |
| JP3157690B2 (ja) * | 1995-01-19 | 2001-04-16 | 沖電気工業株式会社 | ｐｎ接合素子の製造方法 |
| DE19840032C1 (de) | 1998-09-02 | 1999-11-18 | Siemens Ag | Halbleiterbauelement und Herstellungsverfahren dazu |
| JP3636345B2 (ja) * | 2000-03-17 | 2005-04-06 | 富士電機デバイステクノロジー株式会社 | 半導体素子および半導体素子の製造方法 |
| JP2002076020A (ja) * | 2000-08-31 | 2002-03-15 | Sumitomo Electric Ind Ltd | 半導体装置 |
| US6828609B2 (en) * | 2001-11-09 | 2004-12-07 | Infineon Technologies Ag | High-voltage semiconductor component |
| US6819089B2 (en) * | 2001-11-09 | 2004-11-16 | Infineon Technologies Ag | Power factor correction circuit with high-voltage semiconductor component |
| CN115799332B (zh) * | 2023-02-13 | 2023-04-21 | 江西兆驰半导体有限公司 | 一种极性硅基高电子迁移率晶体管及其制备方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4199775A (en) * | 1974-09-03 | 1980-04-22 | Bell Telephone Laboratories, Incorporated | Integrated circuit and method for fabrication thereof |
| NL191683C (nl) * | 1977-02-21 | 1996-02-05 | Zaidan Hojin Handotai Kenkyu | Halfgeleidergeheugenschakeling. |
| JPS5918870B2 (ja) * | 1977-05-15 | 1984-05-01 | 財団法人半導体研究振興会 | 半導体集積回路 |
| JPS5425175A (en) * | 1977-07-27 | 1979-02-24 | Nippon Gakki Seizo Kk | Integrated circuit device |
| JPS54145486A (en) * | 1978-05-08 | 1979-11-13 | Handotai Kenkyu Shinkokai | Gaas semiconductor device |
-
1978
- 1978-05-08 JP JP5427078A patent/JPS54145486A/ja active Granted
-
1979
- 1979-05-03 US US06/035,460 patent/US4320410A/en not_active Expired - Lifetime
-
1981
- 1981-08-24 US US06/295,816 patent/US4506281A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4320410A (en) | 1982-03-16 |
| US4506281A (en) | 1985-03-19 |
| JPS54145486A (en) | 1979-11-13 |
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