JPS59143473A

JPS59143473A - ドツト補間式画像処理装置

Info

Publication number: JPS59143473A
Application number: JP1798583A
Authority: JP
Inventors: Shigeru Kogure; 繁木暮; Junichi Yamagishi; 順一山岸; Atsuo Suetsugu; 末次　淳夫; Hiroyuki Kato; 博行加藤; Kunio Yoda; 養田　邦男
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 1983-02-04
Filing date: 1983-02-04
Publication date: 1984-08-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、ラスタ走査形表示。印字装置に用いる画像処
理装置に関し、とくに、巾付線を階段状に表示する場合
、各線の接続部分をドツト補間することでなめらかな線
を表示できるようにするための新規な改良に関するもの
である。

ラスク走査形表示、印字装置においては、従来、−第１
図に示すように二値表示が行わｒしている。

その結果、表示または印字さてしる画像は第１図のよう
に階段状のぎざぎざした感じになる。特に巾付線では顕
著である。

本発明は、以上の欠点をすみやかに除去するための極め
て効果的な手段を提供することを目的とし、このぎざぎ
ざ感をなくシ、なめらかな画像を得るととができるよう
に、階段状部分ヲト°ット補間するようにしたものであ
る（第２図参照〕。すなわち、Ｘ発明においては、従来
の階段状データを表示または印字部分へ転送する回路上
で、階段状部分を検出し、その部分にドラトラ追加する
。

そして、階段状部分の直角部を埋める事により、なめら
かに連続した直線として表示または印字さｎるものであ
る。

以下、図面と共に本発明の詳細な説明する。

第３図は、本発明になる画像処理装置の太部を示すもの
で、受信回路１により出力すべきラスタデータが入力さ
几る。このデータは階段状データである。受信回路１は
システム全体をコントロールするＣ！ＰＵ４よりの指示
に従い動作する。３は入力さｎたラスタデータの１行分
（本実施例では９６００ドツトである）を保存するライ
ンメモリである。このラインメモリは４個あり（ライン
メモリＡ　、　Ｂ　、　Ｃ、Ｄ）　、どのメモリに入力
ラスタデータを入ｒるかは、第１メモリ切換２によって
指示さｎる。この第１メモリ切換２は０ＰＵ４によりコ
ントロール、さｎている。３のラインメモリに保存さｎ
ているラスタデータは第２メモリ切換５を通り、リード
回路部６のリード回路Ａ、Ｂ。

Ｃで読み出さｎる。この時、ラインメモリとり一ド回路
部６の対応は第２メモリ切換５によって饅足さｎる。第
２メモリ切換５はＯＰＵ’４によりコントロールさｎて
いる。リード回路部６の各リード回路Ａ、Ｂ、Ｏによっ
て読まｎた３ビツトのデータは判定回路７に入力さｎる
。各リード回路Ａ、１３．ｃはシステム全体ｔ−コント
ロールスルＣＰＵ４よりの指示に従い動作する。判定回
路７に入力さｒした３ビツトのデータは直前に入力さ、
ｒ″したデータ〔２回分　６ビツト〕と合成さ几、チェ
ックパターン８が作成さ几る。このチェックパターン８
は３ｘ３のマトリックスで構成さｔており、判定回路７
から出力さｎるのは、このマトリックスの中央点に対応
する。したがってリード回路部６から入力さｎたデータ
と判定回路７から出力さ扛る１ビツトデータとは出力画
面上で１ドツトずｎている。判定回路７ではチェツクノ
（タニン８と複数の基本パターンを有する基本）（ター
ンメモリ９とを比較して、中央点の出力を白か黒Ｃピッ
トとしては０か１である）を判定する。基本ノ（ターン
メモリ９は第４図に示すように８種類（Ａ　、　Ｈ）メ
モリさ７している。

以上のような構成において、この発明によるラスタ走査
形表示、印字装置における判定回路を有する画像処理回
路を動作させる櫂１合について述べる。

０ＰＵ４は６構り兄要素を第５図に示すシーケンスで制
御する。まず、プログラムスタート後、カウンタ、アド
レス等を初期する。その後、２行分のラスタデータを受
信して、ラインメモリＢ、ｃに保存する。２行分の受信
が終了する葦で、プログラムは進行しない。２行分の受
信が終了すると、次行の受信ラスタートさせて、次のプ
ログラムステップに進む。この状態でのラインメモリ３
と入力の関係は第６図の第１状態に示さ扛る。入力はう
４ンメモリＤに保存さｎつつある事ｆ、’ｔ％ゎしてい
る。ラインメモＩＪ　Ａは最初の初期化ですべて０にな
っている。この状態で、リード回路部６の各リード回路
Ａ、Ｂ、Ｃにスタートをかける。各リード回路Ａ、Ｂ、
Ｏは第２メモリ切換５にょクラインメモリ３に接続さｒ
してオフ、各ラインメモリの最大アドレス（本例では９
５９９）から１ビツトづつ読み込壕扛る。読み込まｒＬ
ｆｃ３ビットのデータは判定回路７に転送さ扛る。転送
後、ラインメモリアドレスは１だけ減算さ！シ、次−の
読み込みに備える。判定回路７に転送さ几た３ビツトの
データは第７図に示すシーケンスで処理さ扛る。この処
理過程は後述する。この判定回路で処理さｎた結果、白
または黒の出方（ピットで言えば０または１である］が
なさ几る。判定回路にスタートラかけた後、ラインメモ
リアドレスが０になるまで、つまり１行分の処理が終了
したか、否が全判定する。終了していない場合には各リ
ード回路Ａ、Ｂ、Ｃスタート、ラインメモリアドレス減
算、判定回路スタートが繰り返さｎる。１行分の処理が
終了したら、次ステツプに進む。次ステツプでは、先に
スタートをかけておいた受信が終了したか、否かを判定
した後、第１メモリ切換２゜第２メモリ切換５を動作さ
せ、第６図の第２状態のような接続を行う。この場合、
ラインメモリＢ、Ｃは第１状態のままであり、ラインメ
モリＤには第１状態で入力していたラスタデータが保存
さ往ている。リード回路部６とラインメモリ３との接続
関係は、第１状態からサイクリカルにズしている。この
状態で次行受信全スタートさせ、前記の処理全図面終了
捷で繰り返す。接・親状態１ｄ第６図に示すように第１
．第２．第３．第４．第１゜第２状態と４状態を繰り返
す。この場合、第６図の第１状態におけるラインメモＩ
Ｊ　Ａは、第２サイクルからは、０でなく、第４状態の
ラインメモリＡの内容と同一である。

次に判定回路７の処理を第７図に基づいて記述する。処
理がスタートするとまず、カウンタ、チェックハタ〜ン
等の初期化が行わＩしる。その後、３ビツトが１１−ド
回路６から読み込′＝ＩＣる。この３ビツトのデータと
、以前に送ら牡た２、回分のデータ（６ビツト〕と合成
さ７Ｌ第８図に示すチェックパターンが詐取さ几る。初
期状態ではチェックパターン８０ビツト１０から１８ま
での各ビット（ｌ″ｊ：０に初期化さＩしている。した
がって１回目の動作では、以前に送らｔた２回分のデー
タはすべてＯである。新たに送ら７もてきた３ビツトは
次のようにセットさ扛る。リード回路Ａからはビット１
ｏに、リード回路Ｂからはビット１１に、リード回路ａ
からはビット［２にセットさ扛る。１回前に送ら：ｎ、
′ｆｃピット１３　、１４　、１５にセットさｎｌ　２
回前に送らｎたビットは１６　、１７　、１８にセット
さｎる。つまり、３×３のチェックパターンは印字面の
３×３のパターンに相当する。この判定回路で判定さｎ
るのはこの３×３のパターンの中央点（ビット１４）で
ある。この中央点〔ビット１４〕が黒で６ａば、周囲の
パターンを判定することなく、黒が出力さ几る。中央点
Ｃピット１４）が白であｎば周囲のパターンの状況全判
定する。黒を出力する周囲のパターンを基本パターンと
称する。この基本パターンは基本パターンメモリ９に保
存さｎｌその種類は第４図に示すごとく８種類である。

この基本パターンを基本パターンメモリ９より次々に読
み出して、チェックパターンと比較する。一致した場合
には、その時点で黒を出力し、残余の基本ノ（ターンと
の比較は行わない。８種の基本パターン（Ａ〜Ｈ）のい
丁ｎとも一致しない場仕には白を出力する。チェックパ
ターンと基本パターンの比較は中央点（ピッ）１４）’
ｅ除いた８ビツトの減算結果が０になるか、否かで行ゎ
ｎる。こ２’Ｌば、この比較が行わ往る時点で、中央点
〔ビット１４〕はチェックパターン、基本パターンのい
−ｒ：ｒＬも白であることによる。白または黒の出方が
行ゎｎると、チェックパターンの移動が行わｎる。チェ
ックバタ。−ンの移動はまずビット１３がビット１６へ
、ビット１４がビット１７へ、ビット１５がビット１８
への移動が行わし１その後ピッ）　１０がビット１３へ
、ビット１１がビット１４へ、ビット［２がビット１５
へ移動さｎる。ビット１０　、１１　、１２は次のサイ
クルでの３ビツト入力のたぬ漁備さｎる。第９図ｉｄ移
動が行わγしる前、第１０図は移動が行わ７した後の例
である。以後、ＣＰＵ４°によジー行終了が指示さｎる
まで、前記の処理が繰り返えされる。リード回路９から
の入力と判定回路７の出力は１ビツトずｎているため、
−行の最後のピット出力時には、リード回路部６からの
入力をすべて０と見なして処理する。

また、出力行を判定するのに＠後１行づつのデータを必
要とするため、図面の最終行出方は、リード回路Ｃから
の入力をすべて０と見なして処理する。

以上のように本発明にょｎば、ラスタ走査形表示、印字
の階段状部分の互角部におけるドラ）を黒で埋める事が
でき、なめらかな連続した状態の画像を得ることができ
る。特に巾付線に関する効果は大きく、この種の画像処
理袋Ｃの画像を著るしぐ見やすいものにすることができ
る。

【図面の簡単な説明】

第１図は従来の二値表示による表示状態の説明図、第２
図は本発明によるドツト補間式による表示状態の説明図
、第３図は本発明の一実施例を示すブロックダイヤグラ
ム、第４図は基本パターンの種類、第５図は０ＰＵ４の
処理を示すフローチャート、第６図はラインメモリ３と
リート回路部６との接続状態の説明図、第７図は判定回
路７の処理を示すフローチャート、第８図はチェックバ
ターン８のビット番号の説明図、第９図は判定回路７に
おけるパターン移動６１丁の状態図例、第１０図は判定
１つ１路７におけるパターン移動後の状態図例でらる。１は受信回路、２は第１メモリ切換、３（はラインメモ
リ、４はＣＰＵ、’５は第２メモリ切換、６はリード回
路部、７は判定回路、８はチェックパターン、９は基本
パターンメモリ以上出願人　株式会社第二精工舎第１図　　　　　　　第２図第３図男４図第５図第６図第７１１２１曙Ｊジノｌ第８１１２１ ○○■ 第９図・・○ 第１θ図 ○・・ ○・・

Claims

【特許請求の範囲】

受信回路に入力さ′ｎたラスターデータを第１メモリ切
換部を経て入力させるため複数のラインメモリを有する
う、インメモリ部と、このラインメモリ部の出力を切換
えるための第２メモリ切換部と、この第２メモリ切換部
からの出力を入力するため複数のリード回路を有するリ
ード回路部と、このリード回路部からの出力を入力させ
るための判定回路と、この判定回路に接続さル複数の基
本パターンを有する基本パターンメモリと、前記受信回
路、第１．第２メモリ切換部、リード回路部および判定
回路を制御するためのＣＰＵ装置とを備え、前記リード
回路部から出力さｎたドラトノ（ターン信号と前記基本
パターンメモリの各基本）（ターン？前記判定回路で判
足し、一致した場合にはドツト部を黒に変換させて線パ
ターンの接続部を連続的に表示するように構成したドツ
ト補間式画像処理装置。