JPS59146094A - 電子楽器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、鍵が離鍵さねた後も当該、雌ζこ応じた楽音
を発生する機能を有する電子楽器に関する。

〔発明の背址〕

電子楽器においては、通常鍵を押′辞するとその鍵に関
連する楽音を発生し、ｉｉ＋１を鍵するとその楽音を消
音する。しかるに、離鍵した後も、押鍵中と同様ζこ当
該楽音を継続して発生する機能を設けねば、自動演奏効
果を高めるうえで好都合上なる。

〔発明の目的〕

本発明は、′＠鍵後も当該鍵に応じた楽音を発生できる
ようｔこした・電子楽器を提供することを目的とする。

〔発明の要点〕

押鍵さｔまた鍵を識別する情報を記憶するＡげ憶手段と
、この記憶手段に記憶された情報に応じた楽音を発生す
る楽音発生手段さ、舜ガ離健さねた後も、前記記憶手段
の当該“≠ｔの清帷を保持させ、核情報ｌこ応じた楽音
を継続して前記楽音発生手段より発生させる制御手段と
からなる′ｌｔｔ子楽器ｌこある。

〔実施例〕

以丁、図面に基づいて本発明の一実施例を詳、１（ｆｌ
に説明するっ 第１Ｍは本発明に係る全体構成を示すもので、１は、第
２図のθＤ　＜多数の演奏用キーが配列されたキーマト
リックスで、この場合８４個のキーが１２列７行に配列
されてなる。２はクロツクバルスＣＰ１を計数する８４
進の計数回路であり、４ビツト１２進のバイナリの列計
数回路２ａ及び３ビツト７ａのバ・イナリの行計数回Ｉ
！８２ｂとから構成５ね、列４１゛数１川路２ａの各ビ
ット出力は音階デコーダ３へ、行計％回路２ｂの各ビッ
ト出力はオクターブデコーダ４に供給さね逐次タイミン
グ信号を発生する。

前記マトリックス回路１の詳細は第３［￥１４こ示さオ
フるもので、８４個のキーは音階デコーダ３′７′ｌｓ
らの１２木の入力ライン１−１、・・・・・・、］−１
２及び出力ライン１−１３、・・・・・、１−１．９　
ｉこ結合される。

そしてｍ　配出カライン１−１３、・・・・・、１−１
９はオクターブデコーダ４の各出力ライン１−２０、・
・・・・・、１−２６吉論理イ責接・・音さねるアンド
回路１−２７、・・・・・・、■−３３を介してオア回
路１−３４）こ接続さね、前記キーが操作された場合ζ
こオクターブタイミング信号ζこ対応した音階デコーダ
３からの操作タイミング信号をこのオア回路１−３４よ
り出力するものである。、ｌまた、列計数回路２αの４
及び８ウエイトのビット段出力はアンド回路５１と結合
さね、その出力の立上り時に列計敬回路２σをリセット
する古典（こ行計数回路２１！＋１と１手１１歩進信妥
を供給し、行計数回路２１１５の各ビット段出力はアン
ド回路６に結合さねその出力の立−トリ時にこの行計数
回路２１）をリセットするように計数動作する為、夕Ｉ
Ｊ計数回路２ａ、行引・数回路２ｂは夫々１２進、７准
で計敷動作六わるもので、１−１る。

前記計数回路２の各ビット段出力は７ビツトパラレルの
筆１のレジスタ７及び−数回路８に伊達するアンド回路
９からの帛力供給に同期して供給さね、さら（こ、この
；Ａ１のレジスタ７の各ビットＪ愛出力は７ビツトパラ
レルの第２のレジスタ１０及びＡｆＪ記−数回路８に後
述するアンド回路１１からの出力信−ｍＨこ同期して供
給され７ろものである。

この第２のレジスタの７ビツトパラレル数値情報は音高
クロツク１ＩＩｌＪ例回路１２１こ供給さオアーとこで
は前記数値情報ｌこ基づく音高に対応した周波数のクロ
ック信号をアドレス１ｔｔｌＪ　御回路１３！こアドレ
スステップ信斉として供給し、楽音波形記憶装、ｉ／？
１４ｉこ記憶さねている楽音波形をアドレスステップ毎
に読み出」−よう（こするものである。

前記楽音波形Ｍｅ憶装置１４は、第４−に示した半波の
楽音波形をディジタル的Ｏこ記憶する例えばＲＡ　Ｍ（
ランダム・アクセス・メモリ）から構成されるもので、
例えば２５６（ステップ）×１１（ビット）、＝２．８
１６（ビット）の配憶容ｆ１を有するものとする。一方
、アドレス制御回路は填５ｎｔこ示六わるもので−［０
−１からｒ２５５１の２５６ステツプのバイナリ計数状
態を得る８ビツトのアップ・ダウン計数動作するアドレ
スカウンタ１３−１が設けられてｂる。即ち、このアド
レスカウンタ１３−１は「０１からｒ２５３１計数状５
？す迄順次アップ方向に計数されて楽音波形記憶装置１
４ｉこ記憶さオ］ている半波の楽音波形を読み出した後
ダウン方向にｒ’２５５１から「０−１計数状態迄、・
１１Ｉ′を次指定して逆方向に楽音波形を抗み出すこと
によって求める全波の楽音波形を読み出し出力するよう
に動作するものである。従って音高クロック１ｕ（制御
回路１２からの指定された音高に対応する周波数のクロ
ック信号（第６図（ａ）参照）がアドレスカウンタ１３
−１１こ供＠される七へｉｌ　Ｒ己楽音波形記憶装置１
４は順次アップ方向にアドレスステップされる。そして
、アドレスカウンタ１３−１ガ埴６！ｇｌに示−を如＜
ｒ２５Ｆ＋＋計数状四になると第６ｒ（ｂ）の如くキャ
リー信斉がオア１ｍ路１３−２に供給さねろため、ディ
レードフリップフロップ（以下ＤＦ、／Ｆと称呼する）
回路１３−３のＱ明出力及び演奏指令が与えられている
アンド回路１３−４が開かね、その出力信置がｉ）　Ｆ
　／　Ｆ回路１３−５に印加さね、る。このＤ　Ｆ　／
　Ｉ”回（烙１３−５は前述した音高クロック信号をイ
ンバータ１３−６で反転した出力信号の立上り特に６９
１則出力より信書を発生し、アドレスカウンタ１３−１
に第１こアンド回路１３−７の入力端にも印加さ第１ろ
。

そして、ダウン指令信号に基づくアドレスカウンタ１３
−１のダウン計数動作時にこのアドレスカウンタｉ　３
−１が「０」計数状態になると、オア回路１３−８を介
してインバータ１３−９から第６（・ス１（ｄ）の如く
［ＯＩ検出信供給得られアンド回路１３−７ｉこ印加さ
ねる。この時、アンド（ロ）路１３−７にはＩ）　Ｆ　
／　Ｐ回路１３−３のＱ…１１からの信且も印加水ねて
いるため、このアンド回路１３−７Ｉｔ　ｌＨ４カｔ”
ＩＩ、ソノｌ−Ｈ力信−Ｊｔ　Ｄ　Ｆ’　／Ｆ回Ｊ　１
３−３のデータ入力端ζこ印加さね音高クロックイぎ芸
に同期し、てその出力状醐≠璽叉転されＱ、　ｆｌｌｌ
ｌ出力より第６１・Ａ（ｓ）の如くＳ信−読をイ拝る。

このｒ’）　Ｐ　／　Ｆ’回路１３−３のＱｊ’！Ｉｊ
ｌ出力信呆はゲート回・烙１５に印加水ねでいるため、
ｉｍｌ　ｒ−ピＳ　（ｉ　！出力ＩＬ’ｉはゲート出力
を禁１にし［ＯＩ出力状帽吉するものである。、即ち、
アドレスカウンタ１３−１はダウン指令ｌこよって爪６
１ゾｔｅ）出力時に（ま１０１計数状聾からＩ”　２５
５１計数仄ｉ２！！、　ｉこなるが、この時点ではゲー
ト回路１５からの出力が禁ＩＥされることになる。そし
て、１）　）ｉ″／１・゛回路】３−３の９則出力端か
らＳ信−号が出力さノ′７ること（こよりアンド回路１
３−４．１３−７の出力が県東さね、第６図（Ｃ）の様
に再びダウン指令からアップ指令正こ変わる為アドレス
カウンタ１３−１はアップ方向（こ計砂動作さね「０１
計−々状態から計数歩進される。従って、第４図コの如
く、楽音波形記憶装置１４ｉこＲＱ億さねでいる半波の
楽音波形を、アドレスカウンタ］３−１の計数状萌を［
０１→ｒ　２５５−１−→「０」吉１１１ａ次アドレス
指定して全波の楽音波形として将、み出′ｔものである
が、この１サイクル後に再び操り返しボｉみ出す場合に
はｒｏ　ｌ−＋ｒ２５５．ｌ−＋ｒｏ　ｌ　　ｒｏ　Ｊ
−＋ｒ２５５Ｊ　・・・・・・・・・・・の如＜ｒｏ３
アドレスを連続して指示しなけわばならないためにｉｑ
ｆ前記ＤＦ／ド回□、格１３−３ζこよろＳ信号を設け
て１ステップ追加回路が必泌吉なるものである。また、
１）１■記アドレス制御回路１３からのダウン指令イぎ
丹は１）／Ａ変変目回路１６１極性反転信号きして供給
さＩ′Ｖ、アトると＃ｔこここで襲音彼形記憶装置１４
からゲート回路１５を介して１抗み出されたディジタル
値がアナログ滑に変換されるものである。

尚、楽音波形記憶装置１４ｉこは半波の楽音波形を記１
．（するようにしたが、これは勿論全波の楽音波形とし
て記憶するようにしてもよいもので、この場合記［は容
）べ゛、アドレスステップ数が噌天才ろがアドレス制御
回路１３の構成を簡略化すると七ができ、アドレスカウ
ンタ１３−１のダウン方向ｆｔ＋ｌｌ　ｉｌｌはＩ必Ｉ
小なくなるものである。

寸だ、演奏時ｌこ前記キーマトリックス回路１のオア回
路１−３４から出力される操作さねたキーに対応するタ
イミング信−跡はオア回路１７を介してキーの数に対応
した記憶ビット数を有する８４ビツトのシフトレジスタ
１８の対応する記憶ビット位置に記憶される。このシフ
トレジスタ１８は前Ｍｌ−！クロック信号ＯＰＩに同期
して１１六次シフト動作されろもので、このソフトレジ
スタ１８からの出力信号は後述する２０ｍ５の計測カウ
ンタ２０からの出力信号が供給されるアンド回路１９を
介してオ゛１回路１７に帰環される。

２１は「０」、「１」、「２」の出力より計数値信号を
順次出力する３進の計数回路で、その「１−１出力は前
記アンド回路】１の第１入力端に、１−”２］出力はア
ンド回路２２の第１入力端に、ｒＯＪ出力は前記アンド
回路９の第１入力端に接続さね、ｒｏｌ、［１］、［２
１出力ｊ直にゲート制御されるよう（こなる。アンド回
ｌＩ！８９の他方入力端には１）テ（記オア回路１７か
ら出力信号が接続穴わその出力信号はオア回路２３の第
１入力端に、アンド回路２２の筆２入力端には前記−数
回路８の一致出力信号ガ接続さねその出力信書はオア回
路２３の第２入力端に、寸たアンド回路１１の第２入力
端には後述する１、　６　ｍ　ｓの計測カウンタ２４か
らの出力清寂・を、第３入力端には前記アドレス制御回
路１３からの第６図（ｅ）ｉこ示したＳ信号又はスター
ト指令が印加さねその出力信号はオア回路２３の第３入
力端に、晴合さね、このオア回路２３の出力（ｉイ冊に
よって３進のカウンタ２１が計数歩進さ才するよう番こ
してｒ、（る。

なお、ＯＰＩ、ＯＦ２、後述のＯＦ２のクロッのクロッ
クであり、ＯＰ　１を計数する計数回路２のキースキャ
ンの１周期は、１５．６２５μｓ×８４＝１．３１．２
５　ｍｓ　　である。ＯＬ２はＯＰ　１ｐｆｉ　４分周
（７て得られたＩ　ＫトＩＺ（１□）のクロックであり
、１７則カウンタ２４は５ビツトで（彼成六ゎＭＳＢ　
ｃＴ＞　半１劃＋ｌＪｌ　（叩チクＩＪ　７状ｉｍから
ＭｓＢ雀１ζこなる寸での時：ＨＩ　）は１６ｍ３　と
なる。イ十イ則カウンタ２（）も同様（こ５ビツトでオ
ンＲ成しカウンタ値の１０１００　（１０；＋＊で２０
）をデコードした出力んインバータ３１七アンド回格１
９に接ｉ櫂してキーホン後２０ｍ日の１−号仝イ尋Ａ。

１１前記１６ｍ＝　　の、計測カウンタ２４はアンド回
烙】１からの１１Ａ力によってクリアさηｚ）七ｊｘｉ
ちにその明Ｉ！ＪＩ伏・＋１４からアンド回路２５を介
して出力さノするクロック信赴ＯＰ　２を計ルタし、１
６ｍｓ経過後（こ出カイごｉｉをイ（トるもので、その
出カイｇ＋÷はインバータ２６を介し−Ｃアンドｉｏｌ
賂２５に結合し計測状洟奉１〕ｆ　ｔｈするようになる
、 ＩＪｌ」ち、この１６ｍ５のｄト（：用カウンタ２４は
ｔｏ　ｆ＋’ｉ馨とし−Ｃ同峙押圧］ＩＭ′！作さねた
復教の音高指定の夫々に対応して】６−５経必１房に領
次切り替え時分割的に′４竹波形を対応「る昔話りロッ
ク信升に従って火み出し出力するように１四御オろもの
工あり、［ｂ−１ しかもこの場合、１６ｍ６経過後でもって春目つ−ｒド
レスカウンタ］３−１のご１・散状ｇ詔が第６（ゾ（ｅ
）ζこ示したＳ信号づ；発生された時々で切替え制棺（
１＊　Ｊ７ろようｌこなるものである。

一！た、前記キーマ）　ＩＪラックス路１のオア回”烙
１−３４から出力水ねた操作キーζこ対応したタイミン
グ信−舛はアンド回路２７の一方人力瑞ζこ供給水ね、
寸だ他方入力瑞ζこはｒｌｌ　Ａｅソフトレジスタ１８
からの出力（ｉ７呆がインバータ２８奈介して供１恰さ
ねる。そしてアンド回路２７の出力恰月−は後ｊ７１ｆ
ｉ　ｔＡエンへａ　　７’回烙２９（こアタック（ハ、
に一μ−トｌ、　Ｃ４−Ｂ給六ねる吉共にＩＪ１］記計
測力計測カウンタ２０企クリア４うにしてなる。

この計測カウンタ２０はクリアされると直ちにその初期
状弗からアンド回路３０を介して出力される１］σ記ク
ロツク信任（３Ｐ２を計数し２　Ｑｍｓ経過段に出力１
ざ号を１替るもので、その出力値シ４・はインバータ３
１を介してアンド回路３０のゲート禁止１ぎ号となるも
のであろう即ち、ｒ：Ａ奏時ｌこ操作さオフたキーのタ
イミング１言舛ＣＮ己憶している８４ビツトのシフトレ
ジスタの中から、最もｉｉ前に操作水わだキー人力の瞬
１（１１から２　Ｑｍｓの間に操作さねていないキー（
こ対ｔ７てはその言Ｉｊｉ意値をシフトレジスタ１８か
ら消去するようにするものである。

Ｃ１１−１こ、エンベロープ回路２９からのエンベロー
プ信号はＤ／Ａ實換回路３２奉介して、１ｉＴ述した楽
音ｊ）！１．形のｈｋノ本出し出力が供給二ねるＩ）／
Ａ変換回路１６の出力と共にアナログ東（γ及び増幅回
路３３に１１１３加さね、ここで最終的に音色を伴った
音高を作成し、スピーカ、３４かも楽音として出力する
よう１こしてなる。

寸だ、キーマトリックス回路１のオア回路１−３４から
出力される１東作タイミング信叫はカウンタ３５で計数
さね、その計数回路２のキャリー信号でレジスタ３６に
プリセットされると共に遅９．鳴回路３７を介した信−
汁でこのカウンタ３５はクリアさ、（１６っそして、レ
ジスタ３６の出力値は前記アナログ東−ｑ及び増幅回路
３３に供給さ１１るものである。聞ち、このカウンタ３
５は同時押圧操作されたキーの数を計数回路２の１サイ
クル中に計数するもので、その計数値に対応した値によ
って音量制御をも行うようにオるものである。

第７図は前記エンベロープ回＠２９の［４６体例を示す
ものである。エンベロープは第８図１こ実根で示す包絡
線を成すもので一般にはアタックタイム、ディケイタイ
ム、サスティンレベル、リリースタイムを有するもので
ある。本実姉例では、演ゲ時に先だってあらかじめこわ
らアタックタイム、ディケイタイム、サスティンレベル
、リリースタイムを任意数値設定するもので、その為に
ｆ−ＯＬ・・。

ｒ　１５１　ｃ／’）　１６個のキーを有するキー人力
装置２９−１が設けられている。こオフらキーｒ　ｏ　
、１　＋・・・・・・−「１５」はアタックタイム、デ
ィケイタイム、サスティンレベル、リリースタイムの順
にＳ作指定されるもので、そわら数値はデコーダ２９−
２で数値コード化さＩ］オア回路２９−３−・・・・・
・−２９−６を介してシフトレジスタ２９−７に入力さ
ｔする１、このソフトレジスタ２９−７は４ピツトパラ
レルの記１：は要素２９−８、・・・・・・、２９−１
１が直列に接リさｈだ４椿のデータベ己憶装を障から構
成さね、目。

つ記憶要素２９−１１の出力は前記オア回路２９−３、
・・・・・・、２９−６に）ｍ　＋１１されるようｌこ
なっている１、一方、キー人力装置２９−１からキー操
作毎（こ出力大ねる操作１ｄ叫はオア回路２９−１２を
介しディレードフリップフロップ（以下Ｄ　）ｉ’　／
Ｖ（！：称呼する）回、洛２９−１３に１１１加さオ１
クロック信−ｇ　ＯＰ　３１と開明して’ｃｚ　ｌｌｔ
＋＋から出力されるものである。従つ−Ｃ１Ｄ　Ｆ　／
　Ｆ”回路２９−１３のＱ　１ｌｌｌｌｌｌ出力量オア
９−１２の論ｌ！Ｊ！債を得るアンド回；烙２９−−１
４からはヴ上り時にワン／ヨツト信号が発生し回路２９
−１５の第１入力端に供給さねる。

？ニー　ノオ７　ｋＪ路２９　１５の出力は前記シフト
レジスタ２９−７１こシフト信号として印加さ才］ると
共ζここのシフトし／ジメタ２９−フのシフト、ｆ＜）
Ｉ作ζこ同期して計砂さｉ−る４進のカウンタ２９−１
６にｔト故歩低イご号として印加ぎり、る。ｉ、！ＩＪ
ち、キー人力装置２９−１でアタックタイム、ディケイ
タイム。

サステインンベル、リリースタイムを指定する為に操作
さＡまたキーに対応する数値コードが最終的に、記憶要
素２９−１１にアタックタイム、記憶要素２９−１０ｉ
こディケイタイム、記憶要素２９−９！こサスティンレ
ベル値及び記憶要素２９−８にりリースタイムｂして紀
憶さねろようになろ。

前記カウンタ２９−１６は３ビツトの第１、第２、第３
紀１意要素々その各ビット出カイ・オア回路２９−１７
、インバータ２９−１８を介してｖ、】記憶要素の入力
側に・糖衛する様に借成さオフており、インバータ２９
−１８の出力をσ、カウンタ２９−１６の第１記憶要素
の出力をす、第２記憶要素の出力をＣ５第３記憶要素の
出力をｄとすると初１）Ｊ＆聾テハ各ｃｔ、ｚ、ｃ、ｒ
ｉ小出力ｒ’１０００１状聾であり、オア回路２９−１
５からの計数歩進信器が印加される毎にｌＦｔ次ｒｏｉ
ｏｏ−＋、ｒ−ｏ　。

１０１、ｒｏｏｏＩＪと変化するものである。

前記シフトレジスタ２９−７の記憶要素２９−８の各ビ
ット段出力はデコーダ２９−２０でデコードさ石１、数
値コードの小さいｒａ　Ｉこ「１」・・・・・・・・・
−［１６］の出力を与えるよう−こなる。一方、前記ク
ロック信％ＯＰ３は１６ビツトθ〕バイナリ１ｔｌ−ａ
回路２９−２１で計数さｔ７、各ピット出力は前記デコ
ーダ２９−２０の各出力［１］、・・・・・、「１６１
七アンド回路２９−２２、・・・・・・、２９−３７で
論理債結合されるようになる。そしてアンド回路２９−
２２、・・・・・、２９−３７の各出力はオア回路２９
−３８を介してアンド回路２９−３９の一方入力端に接
弓・六ねると共にｌ）Ｆ／Ｆ”回路２９−４０に４　Ｂ
ｌ　加水′！９クロック信拝ＯＰ３に同期して前言ｅノ
（イナリ計数回路２９−２１亭クリアするものである２
、目Ｊち、前１［２バイナリ計数回路２９−２１はデコ
ーダ２９−２０において指定さねた出力までクロック信
号ＯＰ３を計数オろよう【こ動作する為、デコーダ２９
−２０の出力によって異なる時ＩＨ＋Ｉ測定値が傅らね
ることになる。

アンド回路２９−３９から得ら才する時間計測クロック
信号は、アップ・ダウン計数動作される５ビツトのバイ
ナリ計ｅｉ回路２９−４１に計数歩進イぎ号きして供給
さ）する。このバイナリ計数回路２９−４１は朝ＩＫア
ップ方向に計数されるが前記４進のカウンタ２９−１６
の第１記憶要素のｂ出力以外ではインバータ２９−４２
を介したダウン指令によってダウン方向に計数されるも
のである。オた、バイナリ計数回路２９−４１のｒ２（
Ｊ４１、「８１、「１６１の各ビット段出力はシフトレ
ジスタ２９−７の記憶要素２９−１１の出力と一致回路
２９−４３で一致が傅ら１１ろようｌこなると共に、全
ビット段出力は第１図１こ示した１）／Ａ変換回路３２
に供給されろようになる。そして、との−数回路２９−
４３からの一致信易は前記４進のカウンタ２９−１６の
第２記憶要素のＣ出力と川ｌこアンド回路２９−４４ｉ
こ入力さね、ｙｔここの−ｒンド回路２９−４４の出力
はインバー４２９−４５を介して前記アンド回路２９−
３９にゲート禁止信号として供給される。

屓奈時ζこ操作されたキーに応答して第１図に示したア
ント°回路２７から出力されるアタック信脣は第７図の
エンベロープ回路２９のアンド回路２９−４６の第１入
力端に印加される。また、このアンド回路２９−４６の
第２入力端ｌこは前記クロック信号ＯＰ３が、第３入力
端には前記インバータ２９−４２の出力が結合されてｂ
る為、アタック信書が印加されると、アンド回路２９−
４６が開カネオア回！ｉ　２９−１５を介してシフトレ
ジスタ２９−７にシフト供給ガ供給さ才１記憶要素２９
−１１にあらかじぬ記憶されているアタックタイムの数
値コードがオア回路２９−３、・・・・・・、２９−６
本分して記憶容素２９−８＃こシフトさねそのｏ値コー
ドがデコーダ２９−２０１こ印加さゎると共にカウンタ
２９−１６が歩進しｒｏ　１００Ｊ状別となる。そして
、デコーダ２９−２０でアンド回路２９−２２、・・・
・・・、２９−３７の１つが選択され、数値に対応する
時間計ａ毎に出力さゎ、オア回路２９−３８．７７　ト
回路２９−３９を介してバイナリカウンタ２９−４１で
計数される。このバイナリカウンタ２９−４１が第８図
−こ示した最大レベル値の３１（こなるとアンド回路２
９−４７がら出カ信舛が得られ、オア回路２９−１２を
介してＤＦ／ＦＩＰ回路２９−１３７５ニセツトされる
。従って、Ａｉｌ述したグ目〈アンド回路２９−１４、
オア回路２９−１５を介してシフト清寂が出方される為
シフトレジスタ２９−７の記憶要素２９−８にはディケ
イタイムがソフト記憶さ才するようになＡと共にカウン
タ２９−１６はｒｏ（’１ＩＯＪ状（ｊｌミ吉なる。こ
の為、バイナリカウンタ２９−４１に（まダウン指令が
結合さね、記憶要素２９−８のディケイタイムの設定数
値（こ対応した計測時間ζこ応して計ｔ９値「３１１よ
り「−」計数１！０１作さね乙ようになる。

そして、このダウン計敬動作時に−／ラフトジスタ２９
−１１にｈ己憶されているナステインレベルの設定数値
とバイナリカウンタ２９−４１の計数値とが一致すると
一致回路２９−４３から一致出力が得らね、アンド回路
２９−４４、オア回路２９−４５を介してアンド回路２
９−３９は禁ＩＥさね計数動作が停止保持されるように
なる。

このサスティンレベル値は別に設けられるすＩＪ−ス釦
の操作によって解除されるもので、即ち−１７１Ｊ−ス
釦を操作するとその操作信号がアンド回路２９−４８の
第１入力端（こ供給される。このアンド回路２９−４８
の第２入力端にはｌ＠ｌ　Ｏピクロツク信号ＯＰ３が、
第３入力端にはオア回路２９−１７の出力が印加される
ため、その出力よりオア［０］洛２９、−１５を介して
クロック信号ＱＰ３がシフトレジスタ２９−７、カウン
タ２９−１６に印１川される。従って、このクロック信
卦ＯＰ　３　カ２発ｑｊ加六わろと［１１Ｔ述の段階で
記憶要素２９−１０にシフト記憶式ねでいろリリースタ
イムの設９数１直≠：　”、Ｆ　ｔ＋χ−呼素２９−８
１こｉ己↑績六ゎデコーダ２９−２０に出力友ねろと共
にオア回路２９−１７の出力が「０口こなりアンド回路
２９−４８のゲートが茶止されるようになる。

そして、バイナリカウンタ２９−４１が、オア［回路２
９−４９、インバータ２９−５０によりｒｏ、１状叫が
検出されるとダウン指令信号が結合されるアンド回ｌ各
２９−５１、インバータ２９−５２を介して前記アンド
回路２９−３９が禁止され計数ストップ状態となる。甘
だ、前記シフトレジスタ２９−７、カウンタ２９−１６
及びバイナリカウンタ２’９−４１には０期設定の為の
クリア信号が目Ｊ加されるものである。

なお、ＣＦ２はＣＰｔを２分周した３２ＫＨｚ（３１，
２５μＢ）のクロックで、オア回路２９−３８の出力に
はアタックタイム、ディケイタイム、リリースタイムの
設定イｉｅｉ　Ｉ−ｏ　１、・・・川、ｒ１５Ｊｉこ応
じてそわぞね６２５μＳ、１２５μｓ、　　、１０２４
ｍｍ、２０４８ｍ、の周期のクロックが得られる。従っ
て、バイナリカウンタ２９−４１−こてとのクロック力
（カウントされるため、例えばキーオンからアタック状
祠が終了（ディケイが始オる）までの時間はそれぞゎ２
ｍ６．４ｍ３、・・・・、３２，７６８．．６５．５３
６　、さなる。

次に上記実施例の動作につぎ説明する。

今演奏ζこ先だって、第８図に示さゎた４１　ｈ”＜エ
ンベローフｌこ従って、あらかじめ第７図の７フトレジ
スタ２９−７にアタックタイム、ディケイタイム、ナス
ティンレベル及びリリースタイムが６文（石化して各記
憶要素２９−１１．２９−１０．２９−９．２９−８に
１険次記憶しであるものである。

そして、第３図１こ示したキーマトリックス回路１１こ
おいて、演奏の際（こＸキーを操作したさするとそのタ
イミング信号が第９図から解るようｔ・こ８４ピットの
シフトレジスタ１８の［４１ビット位置に信号有の「１
１信月・とじてクロック化Ｊｉ４−ＣＰ１によるシフト
動作に同制して記＋′Ｍ次ねろ。一方、このＸキーの操
作タイミング信号はアンド回路２７を介し−Ｃエンベロ
ープ回路２９のアンド回路２９−４６の入力にアタック
信号として供給水わる。

この為、シフトレジスタ２９−７の紀（：＠　ｇ素２９
−１１１こ記憶水わてｂるアタックタイムの数値が記憶
１ｈ素２９−８にシフト、ｉねその出力よりデコーダ２
９−２０１こ供給される、従って、設定された数値に対
応したデコーダ出力、例えば［５１の場合にはバイナリ
計数回路２９−２１で１６発のクロック信号ＯＰ３を計
数した時点でアンド回路２９−２６から出力信号が得ら
れ、この出力信書はオア１９１路２９−３８、アンド回
路２９−３９を介してバイナリカウンタ２９−４１を「
＋１１計数歩進しアタックタイムが立上るようζこなる
。また、前記アンド回路２９−２６からの出力信号はＤ
　Ｆ　／　Ｆ回路２９−４０７こ印加されバイナリ計数
回路２９−２１をクリアする為、再び初期状翅からクロ
ック信号ＯＰ３を計数するこ（！：になる。このようｌ
こしてアンド回路２９−２６は１６発のクロック信号Ｏ
Ｐ３を計数する毎ｔこバイナリカウンタ２９−４１を計
数値ｒ３１．１（１１１１１）になる迄歩進する。計数
値［３１１になるとアンド回路２９−４７から出力信号
が得らオフオア回１烙２９−１２に供給されるこさによ
りオア１（４Ｎ！８２９−１５からシフト信号が発生さ
れる為記憶要求２９−８ｉこディケイタイムの設定数値
がシフトｎピ憶さ才する。仁の時、カウンタ２９−１．
６はＣ出力ｌこ信号が有る為インバータ２９−４２から
ダウン指令信書がバイナリカウンタ２９−４１に惧冶さ
：Ａ］る。このディケイタイム時（こおいでも前記アタ
ックタイム同様の動作でバイナリ計数回路２９−２１は
指定さｔまた数値ｌこ対応したデコーダの出力に相当す
る繰り返し同期でクロック化＋！−ＣＰ３の計数動作を
行ない、この場合（こけ、バイナリカウンタ２９−４１
を１３１」計数値よりダウン計数動作するようｔこなる
ものである。

一方、前記Ｘキー操作に対応するタイミング信醤はアン
ド回路２７を介して２０ｍ３の計測カウンタ２０をクリ
アして初期状態からクロック信書ＯＰ２を計数開始させ
る為、この２Ｑｍｓ経過以前ではシフトレジスタ１８の
記憶位置「４」ｌと記１、危さねて層る信号はアンド回
路１９で禁止さｔ＋循ＩＱ記憶されることはないが、こ
の間Ｘキーカニ押圧されていわば再び同一記憶位置に記
憶なわることになる。そＩ７て、２０ｍ、経過後はカウ
ンタ２０から出力が得らね不為、Ｘキーが離さねて非押
圧操作状卯であっても循環的に記ｉぐ保持される。

そして、次にＸキーを操作したとすると第９Ｍから解る
ように、その操作タイミング信号がシフトレジスタ１８
の記憶位８ｒｌｊｌに記憶さ才すると共にアンド回路２
７からアタック信Ａが出力される。このアンド回路２７
はシフトレジスタ１８から出力される既に記憶されてい
る記憶有タイミング信号ではインバータ２８Ｉこよって
ゲート出力が禁止されるようになっている為、＃ｒたな
キーが押された時のみ出力信号を得るように制御されて
いる。僅って、複数のキーが速い操作で連続的に操作さ
れるアルペジオ奏法等でも一番新しめ直前に押圧操作さ
′ｈたキーに対するタイミング時のみアタック信号がア
ンド回路２７から出力されるのである。更に一一番新し
い直前に操作水オ］たキーのタイミング時から２０ｍ１
以内にシフトレジスタ１８に記憶有として記憶さねでい
る操作されでｂなり信号を消去するようになる。

而して、とのＸキーがＸキーの操作中のディケイタイム
時（こおいて操作されたと才る吉アンド回路２７からア
タック信号がエンベロープ回路２９のアンド回Ｍ２９　
＝４６ｉこ印加される。従って、このアンド回路２９−
４６からクロック化−ｇＯＰ３が出力されオア回路２９
−１５を介してシフトレジスタ２９−７にシフト指令を
、カウンタ２９−１６１こ計数歩進信号を供給する。こ
の時カウンタ２９−１６はｒ００１３１状態であるため
、アンド回路２９−４６はこのカウンタ２９−１６が、
ｒ０１００ｊ状ｒｔ’Ｍ　ｌこなるまでクロック信号Ｏ
Ｐ３を出力（この場合３発）することになり、当然シフ
トレジスタ２９−７に３発のシフト指令が供給さね記憶
要素２９−８には再びアタックタイムの設定数値［５１
がシフト記憶される。

従って、筆、８図の点線からｉ１４るようにディケイタ
イムの途中から再び音量の立上り状態に設定さね、前述
した如くアタックタイムの設定数値［５１に対応した計
測時間に従ってバイナリカウンタ２９−４１はアップ方
向に計数値［３１１迄歩進されるようになる。バイナリ
カウンタ２９−４１は計数値［３１１番こなると再びデ
ィケイタイムが設定さｔｌ、前述のＯｐ　＜ダウン方向
に計ａされる。そして、このディケイタイム時のダウン
計数動作時にバイナリカウンタ２９−４１の計数値が記
憶要素２９−１１にシフト記憶されているサスティンレ
ベル数値と一致すると一致回路２９−４３から出力信号
ｔこ応答してアンド回路２９−３９のゲートが閉じられ
計数動作は停止する。

ｍ　Ｍｉ２　Ｙキー操作によるこのサスティンレベル時
において、再び例えば演奏キーＺの操作によりアンド回
路２７からアタック信号がエンベロープ回路２９のアン
ド回路２９−４６に印加される吉、カウンタ２９−１６
のｒｏ１００Ｊ状９ｂになる寸で、クロック（＠　ａ　
ＯＰ　３がオア回路２９−１５より出力（この場合３発
）さね、再び記憶要素２９−８にアタックタイムの１没
宇数値がシフト配（“ｆｋ、　、ｔｆ”ｌるようになり
第８）の点線で示した如くサスティンレベルから再び音
量の立上り状面に設定なわろ。

そして、Ｑ１■述の如く動作が繰り返、′ｃ、ｌ−１、
バイナリカウンタ２９−４１は計数値［３１１になる迄
アップ方向ｌこ計数動作さね、その＜＆ディケイタイム
に移行するものである。

そして、このサスティンレベル状傅に卦メで、リリース
釦がＩ薄作さねるさアンド回路２９−４８よりクロック
信号ＯＰ３が２発出力されることｔこなり、記・滝要素
２９−ＩｎこけＩＪ　リースタイムの設定数１直が／フ
ト紀１意されろよう番こなる。従って、前述のアタック
、ディケイの場合と同様に、リリースタイムの数値に対
応した計測時間ζこ応じてバイナリカウンタ２９−４１
はｒ０１４＋数値迄ダウン方回に計数動作される。また
、リリースタイム時において、再び演奏キーの操作によ
りアタック倍長がアンド回路２７より出力さねアンド回
路２９−４６に印加された場）今にも音量の立上り状態
Ｉこ設定するととがで傘るものである。

従って、前節バイナリカウンタ２９−４１のディジタル
計数値がＰ、８図に示すような音量エンベロープの制御
信−汗としてＤ／Ａ変換回路３２に供恰さねアナログ訃
に変↓みＡね音階を制御するようになるものである。

このよう４こ、本実雄側（こおいては、新たなキー操作
がなさねると、＠１図のアンドゲート２７からキーオン
を指示する信号がエンベロープ回路２９に与えら才１て
、エンベロープをアタック状態にし、シ１すこ、弓十測
カウンタ２０をクリアしてそねから２０　ｍ　＠（Ｊ’
）（ｉ４１、（ＪＩｔ奏キーマトリックス回路１で実際
に操作さ１１ている鍵情報のみを８４ビツトレジスタ１
８１こ入力するよう、アンドゲート１９の出力をカミ止
している。

そして、上記計測カウンタ２０から２０ｍ１経過したこ
とを示Ａ−信号が出力さＪｌろ吉、アンドゲート１９を
開成し、そワ寸でに８４ビットレジスタ１８へ入力して
いた５Ｅｋ情報、１４０ち直ｒｑｆ＋σ）演へキーマト
リックス回路１のスキャンニングの結果出力を、オアゲ
ート１７を介して、８４ビ・ソ）−ｖジメタ１８へ入力
し、以後循環保持穴せろ。

従って、この！Ｒ情報は、当該４や作鉢の帷称σ）後も
、８４ビツトシフトレジスタ１８８こ循坩保持さ第１、
この情報はアンドゲート９を介してレジスタ７にも与え
らノするため、当該楽音小発生し続けることζこなる。

そして、その状態は、新たなづ七（−作がな八わるオで
、つまり８４ビツトシフトレジスタ１８の内容が祷き賛
えらねる・士で続ぐ。

〔・発明の効果〕

本発明は上述したように、鍵を離した後も当該鍵ζこ応
じた楽音を発生し続けるようζこしたθ）で自動演奏効
果を高めるうえで肩効であり、メロディを弾く上鍵盤の
みならず、自動伴奏機１１目を有する下鍵盤などに用い
れば特ｌこ有効である。

【図面の簡単な説明】

第１図１ｉ本発明−こ係る全体構成図、第２図は演奏キ
ーボードを示すＭ、第３Ｍはキープ）　１７ツクス回路
の詳、１１Ｈツ！、第４図は楽音波形を示す図、第５［
シ１は楽音波形の読み出し７アドレス制御回路の祥縄図
、ｉｌ　６図は第５し１の動作説明図、第７図はエンベ
ロープ回路の詳１別図、・π８ヅはエンベロープ波形の
浦、明図、埴９図１（まキー梗作夕４ミングを説明する
１ｍ−Ｔ’ある、 １・・・キーマトリックス回路　　１８・・・シフトレ
ジスタ　　２７・・・アンド回路　　２８・・・インバ
ータ　　２９・・・エンベロープ回路。 ０１杵出願人 カシオ計算機株式会社

Claims (1)

1. 【特許請求の範囲】 押ｒホされた泄を識別する情報を記憶する記憶手段と、 この記憶手段に配憶さｔまた情報に応じた楽音を発生す
   る楽音発生手段と、 ′律が離鍵さねた後も、前記記憶手夕の当該姉の）へ 情報を保持させ、該情報に応じた楽才を継続して前記楽
   音発生手段より発生水せる制御手段表からなる１イ、子
   楽器。