JPH026073B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は電子楽器の出力楽音のエンベロープを
制御する電子楽器におけるエンベロープ制御方式
に関する。

電子楽器に於いてエンベロープは楽音を構成す
る上で極めて重要な要素となるものであるが、従
来の電子楽器はアナログ的手法を用いて設計され
ているのが多く、従つてエンベロープもCR時定
数で回路構成したり、あらかじめエンベロープ波
形を記憶装置に設定しておく構成で行われるもの
である。しかし、このような構成では楽器に対応
して複数個のCR回路や記憶装置を必要とするこ
とになり回路構成が複雑にならざるを得ずコスト
的にも高価になるものであつた。

本発明は上記の点に鑑みて成されたものでエン
ベロープを複数のステータスに分割し、時間と共
にレベルが変化するステータスに対してはその時
間間隔を決定するための数値データを、また一定
レベルを保持するステータスに対してはそのレベ
ル値を決定するための数値データを夫夫演奏者が
入力し、この入力された数値データにより決定さ
れた時間間隔及びレベル値に従つて演算速度を制
御してエンベロープ出力を得、このエンベロープ
出力により楽音のエンベロープを制御するように
した電子楽器におけるエンベロープ制御方式を提
供するものである。

以下、図面に基づいて本発明の一実施例を詳細
に説明する。

第１図は本発明に係る全体構成を示すもので、
１は、第２図の如く多数の演奏用キーが配列され
たキーマトリツクスで、この場合84個のキーが12
列７行に配列されてなる。２はクロツクパルス
CP１を計数する84進の計数回路であり、４ビツ
ト12進のバイナリの列計数回路２ａ及び３ビツト
７進のバイナリの行計数回路２ｂとから構成さ
れ、列計数回路２ａの各ビツト出力は音階デコー
ダ３へ、行計数回路２ｂの各ビツト出力はオクタ
ーブデコーダ４に供給され逐次タイミング信号を
発生する。

前記マトリツクス回路１の詳細は第３図に示さ
れるもので、84個のキーは音階デコーダ３からの
12本の入力ライン１−１，……，１−１２及び出
力ライン１−１３，……，１−１９に結合され
る。そして、前記出力ライン１−１３，……，１
−１９はオクターブデコーダ４の各出力ライン１
−２０，……，１−２６と論理積接続されるアン
ド回路１−２７，……，１−３３を介してオア回
路１−３４に接続され、前記キーが操作された場
合にオクターブタイミング信号に対応した音階デ
コーダ３からの操作タイミング信号をこのオア回
路１−３４より出力するものである。また、列計
数回路２ａの４及び８ウエイトのビツト段出力は
アンド回路５に結合され、その出力の立上り時に
列計数回路２ａをリセツトすると共に行計数回路
２ｂに「＋１」歩進信号を供給し、行計数回路２
ｂの各ビツト段出力はアンド回路６に結合されそ
の出力の立上り時にこの行計数回路２ｂをリセツ
トするように計数動作する為、列計数回路２ａ、
行計数回路２ｂは夫々12進、７進で計数動作され
るものである。

前記計数回路２の各ビツト段出力は７ビツトパ
ラレルの第１のレジスタ７及び一致回路８に後述
するアンド回路９からの出力信号に同期して供給
され、さらに、この第１のレジスタ７の各ビツト
段出力は７ビツトパラレルの第２のレジスタ１０
及び前記一致回路８に後述するアンド回路１１か
らの出力信号に同期して供給されるものである。
この第２のレジスタの７ビツトパラレル数値情報
は音高クロツク制御回路１２に供給され、ここで
は前記数値情報に基づく音高に対応した周波数の
クロツク信号をアドレス制御回路１３にアドレス
ステツプ信号として供給し、楽音波形記憶装置１
４に記憶されている楽音波形をアドレスステツプ
毎に読み出すようにするものである。

前記楽音波形記憶装置１４は第４図に示した半
波の楽音波形をデイジタル的に記憶する例えば
RAM（ランダム・アクセス・メモリ）から構成
されるもので、例えば256（ステツプ）×11（ビツ
ト）＝2816（ビツト）の記憶容量を有するものとす
る。一方、アドレス制御回路は第５図に示される
もので、「０」から「255」の256ステツプのバイ
ナリ計数状態を得る８ビツトのアツプ・ダウン計
数動作するアドレスカウンタ１３−１が設けられ
ている。即ち、このアドレスカウンタ１３−１は
「０」から「255」計数状態迄順次アツプ方向に計
数されて楽音波形記憶装置１４に記憶されている
半波の楽音波形を読み出した後ダウン方向に
「255」から「０」計数状態迄順次指定して逆方向
に楽音波形を読み出すことによつて求める全波の
楽音波形を読み出し出力するように動作するもの
である。従つて、音高クロツク制御回路１２から
の指定された音高に対応する周波数のクロツク信
号（第６図ａ参照）がアドレスカウンタ１３−１
に供給されると前記楽音波形記憶装置１４は順次
アツプ方向にアドレスステツプされる。そして、
アドレスカウンタ１３−１が第６図に示す如く
「255」計数状態になると第６図ｂの如くキヤリー
信号がオア回路１３−２に供給される為、デイレ
ードフリツプフロツプ（以下DF／Ｆと称呼する）
回路１３−３の側出力及び演奏指令が与えられ
ているアンド回路１３−４が開かれ、その出力信
号がDF／Ｆ回路１３−５に印加される。この
DF／Ｆ回路１３−５は前述した音高クロツク信
号をインバータ１３−６で反転した出力信号の立
上り時にＱ側出力より信号を発生し、アドレスカ
ウンタ１３−１に第６図ｃの如くダウン指令信号
を供給する。また、このダウン指令信号は前記オ
ア回路１３−２に帰還されると共にアンド回路１
３−７の入力端にも印加される。そして、ダウン
指令信号に基づくアドレスカウンタ１３−１のダ
ウン計数動作時にこのアドレスカウンタ１３−１
が「０」計数状態になると、オア回路１３−８を
介してインバータ１３−９から第６図ｄの如く
「０」検出信号が得られアンド回路１３−７に印
加される。この時、アンド回路１３−７には
DF／Ｆ回路１３−３の側からの信号も印加さ
れているため、このアンド回路１３−７は開か
れ、その出力信号はDF／Ｆ回路１３−３のデー
タ入力端に印加され音高クロツク信号に同期して
その出力状態が反転されＱ側出力より第６図ｅの
如くＳ信号を得る。このDF／Ｆ回路１３−８の
Ｑ側出力信号はゲート回路１５に印加されている
為、前記Ｓ信号出力時はゲート出力を禁止し
「０」出力状態とするものである。即ち、アドレ
スカウンタ１３−１はダウン指令によつて第６図
ｅ出力時には「０」計数状態から「255」計数状
態になるが、この時点ではゲート回路１５からの
出力が禁止されることになる。そして、DF／Ｆ
回路１３−３のＱ側出力端からＳ信号が出力され
ることによりアンド回路１３−４，１３−７の出
力が禁止され、第６図ｃの様に再びダウン指令か
らアツプ指令に変わる為アドレスカウンタ１３−
１はアツプ方向に計数動作され「０」計数状態か
ら計数歩進される。従つて、第４図の如く、楽音
波形記憶装置１４に記憶されている半波の楽音波
形をアドレスカウンタ１３−１の計数状態を
「０」→「255」→「０」と順次アドレス指定して
全波の楽音波形として読み出すものであるが、こ
の１サイクル後に再び繰り返し読み出す場合には
「０」→「255」→「０」「０」→「255」……の如
く「０」アドレスを連続して指定しなければなら
ないために前記DF／Ｆ回路１３−３によるＳ信
号を設けて１ステツプ追加回路が必要となるもの
である。また、前記アドレス制御回路１３からの
ダウン指令信号はＤ／Ａ変換回路１６に極性反転
信号として供給され、アドレスカウンタ１３−１
のダウン計数動作に読み出される楽音波形の逆性
を反転するように制御すると共にここで楽音波形
記憶装置１４からゲート回路１５を介して読み出
されたデイジタル値がアナログ量に変換されるも
のである。

尚、楽音波形記憶装置１４には半波を記憶する
ようにしたが、これは勿論全波の楽音波形として
記憶するようにしてもよいもので、この場合記憶
容量、アドレスステツプ数が増大するがアドレス
制御回路１３の構成を簡略化することができ、ア
ドレスカウンタ１３−１のダウン方向制御は必要
なくなるものである。

また、演奏時に前記キーマトリツクス回路１の
オア回路１−３４から出力される操作されたキー
に対応するタイミング信号はオア回路１７を介し
てキーの数に対応した記憶ビツト数を有する84ビ
ツトのシフトレジスタ１８の対応する記憶ビツト
位置に記憶される。このシフトレジスタ１８は前
記クロツク信号CP１に同期して順次シフト動作
されるもので、このシフトレジスタ１８からの出
力信号は後述する20ｍｓの計測カウンタ２０から
の出力信号が供給されるアンド回路１９を介して
オア回路１７に帰還される。

２１は「０」、「１」、「２」の出力より計数値信
号を順次出力する３進の計数回路で、その「１」
出力は前記アンド回路１１の第１入力端に、「２」
出力はアンド回路２２の第１入力端に、「０」出
力は前記アンド回路９の第１入力端に接続され、
「０」、「１」、「２」出力順にゲート制御されるよ
うになる。アンド回路９の他方入力端には前記オ
ア回路１７から出力信号が接続されその出力信号
はオア回路２３の第１入力端に、アンド回路２２
の第２入力端には前記一致回路８の一致出力信号
が接続されその出力信号はオア回路２３の第２入
力端に、またアンド回路１１の第２入力端には後
述する16ｍｓの計測カウンタ２４からの出力信号
を、第３入力端には前記アドレス制御回路１３か
らの第６図ｅに示したＳ信号又はスタート指令が
印加されその出力信号はオア回路２３の第３入力
端に結合され、このオア回路２３の出力信号によ
つて３進のカウンタ２１が計数歩進されるように
してなる。なお、CP１，CP２、後述のCP３の
クロツク周波数は、特に限定されるものではない
が、本実施例では、CP１は64KHz（15.625μs）の
クロツクであり、CP１を計数する計数回路２の
キースキヤンの１周期は15.625μs×84＝1.3125ｍ
ｓである。CP２はCP１を64分周して得られた
1KHz（１ｍｓ）のクロツクであり、計測カウン
タ２４は５ビツトで構成されMSBの半周期（即
ちクリア状態からMSBが１になるまでの時間）
は16ｍｓとなる。計測カウンタ２０も同様に５ビ
ツトで構成しカウンタ値の10100（10進で20）をデ
コードした出力をインバータ３１とアンド回路１
９に接続してキーオン後20ｍｓの信号を得る。

前記16ｍｓの計測カウンタ２４はアンド回路１
１からの出力によつてクリアされると直ちにその
初期状態からアンド回路２５を介して出力される
クロツク信号CP２を計数し、16ｍｓ経過後に出
力信号を得るもので、その出力信号はインバータ
２６を介してアンド回路２５に結合し計測状態を
停止するようになる。

即ち、この16ｍｓの計測カウンタ２４は和音演
奏として同時押圧操作された複数の音高指定の
夫々に対応して16ｍｓ経過毎に順次切り替え時分
割的に楽音波形を、対応する音高クロツク信号に
従つて読み出し出力するように制御するものであ
り、しかもこの場合、16ｍｓ経過後であつて直且
つアドレスカウンタ１３−１の計数状態が第６図
ｅに示したＳ信号が発生された時点で切替え制御
されるようになるものである。

また、前記キーマトリツクス回路１のオア回路
１−３４から出力された操作キーに対応したタイ
ミング信号はアンド回路２７の一方入力端に供給
され、また他方入力端には前記シフトレジスタ１
８からの出力信号がインバータ２８を介して供給
される。そしてアンド回路２７の出力信号は後述
するエンベロープ回路２９にアタツク信号として
供給されると共に前記計測カウンタ２０をクリア
するようにしてなる。この計測カウンタ２０はク
リアされると直ちにその初期状態からアンド回路
３０を介して出力される前記クロツク信号CP２
を計数し20ｍｓ経過後に出力信号を得るもので、
その出力信号はインバータ３１を介してアンド回
路３０のゲート禁止信号となるものである。即
ち、演奏時に操作されたキーのタイミング信号を
記憶している84ビツトのシフトレジスタの中か
ら、最つとも直前に操作されたキー入力の瞬間か
ら20ｍｓの間に操作されていないキーに対しては
その記憶値をシフトレジスタ１８から消去するよ
うにするものである。

更に、エンベロープ回路２９からのエンベロー
プ信号はＤ／Ａ変換回路３２を介して、前述した
楽音波形の読み出し出力が供給されるＤ／Ａ変換
回路１６の出力と共にアナログ乗算及び増幅回路
３３に印加され、ここで最終的に音色を伴つた音
高を作成し、スピーカ３４から楽音として出力す
るようにしてなる。

また、キーマトリツクス回路１のオア回路１−
３４から出力される操作タイミング信号はカウン
タ３５で計数され、その計数値は計数回路２のキ
ヤリー信号でレジスタ３６にプリセツトされると
共に遅延回路３７を介した信号でこのカウンタ３
５はクリアされる。そして、レジスタ３６の出力
値は前記アナログ乗算及び増幅回路３３に供給さ
れるものである。即ち、このカウンタ３５は同時
押圧操作されたキーの数を計数回路２の１サイク
ル中に計数するもので、その計数値に対応した値
によつて音量制御をも行うようにするものであ
る。

第７図は前記エンベロープ回路２９の具体例を
示すものである。エンベロープは第８図に実線で
示す包絡線を成すもので一般にはアタツクステー
タス、デイケイステータス、サステインステータ
ス、リリースステータスを有すものである。本実
施例では、演奏時に先だつてあらかじめこれら各
ステータスに対しアタツクタイム、デイケイタイ
ム、サステインレベル、リリースタイムを任意数
値設定するもので、その為に「０」、……、「15」
の16個のキーを有するキー入力装置２９−１が設
けられている。これらキー「０」、……、「15」は
アタツクタイム、デイケイタイム、サステインレ
ベル、リリースタイムの順に操作指定されるもの
で、それら数値はデコーダ２９−２で数値コード
化されオア回路２９−３，……，２９−６を介し
てシフトレジスタ２９−７に入力される。このシ
フトレジスタ２９−７は４ビツトパラレルの記憶
要素２９−８，……，２９−１１が直列に接続さ
れた４桁のデータ記憶装置から構成され且つ記憶
要素２９−１１の出力は前記オア回路２９−３，
……，２９−６に帰還されるようになつている。
一方、キー入力装置２９−１からキー操作毎に出
力される操作信号はオア回路２９−１２を介しデ
イレードフリツプフロツプ（以下DF／Ｆと称呼
する）回路２９−１３に印加されクロツク信号
CP３に同期して側から出力されるものである。
従つてDF／Ｆ回路２９−１３の側出力とオア
回路２９−１２の論理積を得るアンド回路２９−
１４からは立上り時にワンシヨツト信号が発生し
オア回路２９−１５の第１入力端に供給される。
このオア回路２９−１５の出力は前記シフトレジ
スタ２９−７にシフト信号として印加されると共
にこのシフトレジスタ２９−７のシフト動作に同
期して計数される４進のカウンタ２９−１６に計
数歩進信号として印加される。

即ち、キー入力装置２９−１でアタツクタイ
ム、デイケイタイム、サステインレベル、リリー
スタイムを指定する為に操作されたキーに対応す
る数値コードが最終的に、記憶要素２９−１１に
アタツクタイム、記憶要素２９−１０にデイケイ
タイム、記憶要素２９−９にサステインレベル値
及び記憶要素２９−８にリリースタイムとして記
憶されるようになる。

前記カウンタ２９−１６は３ビツトの第１、第
２、第３記憶要素と、その各ビツト出力をオア回
路２９−１７、インバータ２９−１８を介して第
１記憶要素の入力側に帰還する様に構成されてお
り、インバータ２９−１８の出力をａ、カウンタ
２９−１６の第１記憶要素の出力をｂ、第２記憶
要素の出力をｃ、第３記憶要素の出力をｄとする
と、初期状態では各ａ，ｂ，ｃ，ｄ出力は
「1000」状態であり、オア回路２９−１５からの
計数歩進信号が印加される毎に順次「0100」、
「0010」、「0001」と変化するものである。

前記シフトレジスタ２９−７の記憶要素２９−
８の各ビツト段出力はデコーダ２９−２０でデコ
ードされ、数値コードの小さい順に「１」、……、
「16」の出力を与えるようになる。一方、前記ク
ロツク信号CP３は16ビツトのバイナリ計数回路
２９−２１で計数され、各ビツト出力は前記デコ
ーダ２９−２０の各出力「１」、……、「16」とア
ンド回路２９−２２，……，２９−３７で論理積
結合されるようになる。そしてアンド回路２９−
２２，……，２９−３７の各出力はオア回路２９
−３８を介してアンド回路２９−３９の一方入力
端に接続されると共にDF／Ｆ回路２９−４０に
も印加されクロツク信号CP３に同期して前期バ
イナリ計数回路２９−２１をクリアするものであ
る。即ち、前記バイナリ計数回路２９−２１はデ
コーダ２９−２０において指定された出力までク
ロツク信号CP３を計数するように動作する為、
デコーダ２９−２０の出力によつて異なる時間測
定値が得られることになる。

アンド回路２９−３９から得られる時間計測ク
ロツク信号はアツプ・ダウン計数動作される５ビ
ツトのバイナリ計数回路２９−４１に計数歩進信
号として供給される。このバイナリ計数回路２９
−４１は通常はアツプ方向に計数されるが前記４
進のカウンタ２９−１６の第１記憶要素のｂ出力
以外ではインバータ２９−４２を介したダウン指
令によつてダウン方向に計数されるものである。
また、バイナリ計数回路２９−４１の「２」、
「４」、「８」、「16」の各ビツト段出力はシフトレ
ジスタ２９−７の記憶要素２９−１１の出力と一
致回路２９−４３で一致が得られるようになると
共に、全ビツト段出力は第１図に示したＤ／Ａ変
換回路３２に供給されるようになる。そして、こ
の一致回路２９−４３からの一致信号は前記４進
のカウンタ２９−１６の第２記憶要素のｃ出力と
共にアンド回路２９−４４に入力され、更にこの
アンド回路２９−４４の出力はインバータ２９−
４５を介して前記アンド回路２９−３９にゲート
禁止信号として供給される。

演奏時に操作されたキーに応答して第１図に示
したアンド回路２７から出力されるアタツク信号
は第７図のエンベロープ回路２９のアンド回路２
９−４６の第１入力端に印加される。またこのア
ンド回路２９−４６の第２入力端には前記クロツ
ク信号CP３が、第３入力端には前記インバータ
２９−４２の出力が結合されている為、アタツク
信号が印加されると、アンド回路２９−４６が開
かれオア回路２９−１５を介してシフトレジスタ
２９−７にシフト信号が供給され記憶要素２９−
１１にあらかじめ記憶されているアタツクタイム
の数値コードがオア回路２９−３，……，２９−
６を介して記憶要素２９−８にシフトされその数
値コードがデコーダ２９−２０に印加されると共
にカウンタ２９−１６が歩進し「0100」状態とな
る。そして、デコーダ２９−２０でアンド回路２
９−２２，……，２９−３７の１つが選択され、
数値に対応する時間計数毎に出力されオア回路２
９−３８、アンド回路２９−３９を介してバイナ
リカウンタ２９−４１で計数される。このバイナ
リカウンタ２９−４１が第８図に示した最大レベ
ル値の31になるとアンド回路２９−４７から出力
信号が得られ、オア回路２９−１２を介して
DF／Ｆ回路２９−１３がセツトされる。従つて、
前述した如くアンド回路２９−１４、オア回路２
９−１５を介してシフト信号が出力される為シフ
トレジスタ２９−７の記憶要素２９−８にはデイ
ケイタイムがシフト記憶されるようになると共に
カウンタ２９−１６は「0010」状態となる。この
為、バイナリカウンタ２９−４１にはダウン指令
が供給され、記憶要素２９−８のデイケイタイム
の設定数値に対応した計測時間に応じて計数値
「31」より「−」計数動作されるようになる。そ
して、このダウン計数動作時にシフトレジスタ２
９−１１に記憶されているサステインレベルの設
定数値とバイナリカウンタ２９−４１の計数値と
が一致すると一致回路２９−４３から一致出力が
得られ、アンド回路２９−４４、オア回路２９−
４５を介してアンド回路２９−３９は禁止され計
数動作が停止保持されるようになる。

このサステインレベル値は別に設けられるリリ
ース釦の操作によつて解除されるもので、即ちリ
リース釦を操作するとその操作信号がアンド回路
２９−４８の第１入力端に供給される。このアン
ド回路２９−４８の第２入力端には前記クロツク
信号CP３が、第３入力端にはオア回路２９−１
７の出力が印加されるため、その出力よりオア回
路２９−１５を介してクロツク信号CP３がシフ
トレジスタ２９−７、カウンタ２９−１６に印加
される。従つて、このクロツク信号CP３が２発
印加されると前述の段階で記憶要素２９−１０に
シフト記憶されているリリースタイムの設定数値
が記憶要素２９−８に記憶されデコーダ２９−２
０に出力されると共にオア回路２９−１７の出力
が「０」になりアンド回路２９−４８のゲートが
禁止されるようになる。

そして、バイナリカウンタ２９−４１がオア回
路２９−４９、インバータ２９−５０により
「０」状態が検出されるとダウン指令信号が結合
されるアンド回路２９−５１、インバータ２９−
５２を介して前記アンド回路２９−３９が禁止さ
れ計数ストツプ状態となる。また、前記シフトレ
ジスタ２９−７、カウンタ２９−１６及びバイナ
リカウンタ２９−４１には初期設定の為のクリア
信号が印加されるものである。

なお、CP３はCP１を２分周した32KHz
（31.25μs）のクロツクで、オア回路２９−３８の
出力にはアタツクタイム、デイケイタイム、リリ
ースタイムの設定値「０」、……、「15」に応じて
それぞれ62.5μs、125μs……1024ｍｓ、2048ｍｓ
の周期のクロツクが得られる。従つて、バイナリ
カウンタ２９−４１にてこのクロツクがカウント
されるため、例えばキーオンからアタツク状態が
終了（デイケイが始まる）までの時間はそれぞれ
２ｍｓ、４ｍｓ……32.768s、65.536sとなる。

次に上記実施例に基づくエンベロープ制御方式
についての動作について説明する。

まず、演奏に先だつて、第８図に示された音量
エンベロープに従つて、あらかじめ第７図のシフ
トレジスタ２９−７にアタツクタイム、デイケイ
タイム、サステインレベル及びリリースタイムが
数値化して各記憶要素２９−１１，２９−１０，
２９−９，２９−８に順次記憶しておくものであ
る。

即ち、キー入力装置２９−１において、アタツ
ク、デイケイ、サステイン、リリースの順に
「０」……「15」のキーの１つが順次選択操作さ
れるもので、例えば「５」、「２」、「８」、「４」の
数値が指定されるものとすると先ず数値「５」が
デコーダ２９−２でコード化される。一方、この
キー操作によりキー操作信号がオア回路２９−１
２を介してアンド回路２９−１４、DF／Ｆ回路
２９−１３に印加される為、アンド回路２９−１
４からはワンシヨツト信号が出力されオア回路２
９−１５を介してシフトレジスタ２９−７にシフ
ト指令として供給される。従つて、デコーダ２９
−２で数値コード化された「1010」がオア回路２
９−３，……，２９−６を介して記憶要素２９−
８に記憶される。次に、数値「２」の操作により
コード化された「0100」がオア回路２９−１５が
出力されるシフト指令に基づいて記憶要素２９−
８に記憶され、先のコード化数値「５」は記憶要
素２９−９にシフト記憶される。以下順次数値
「８」、「４」が同様の動作でシフトレジスタ２９
−７に入力され、最終的に記憶要素２９−８にコ
ード化数値「４」、記憶要素２９−９にコード化
数値「８」、記憶要素２９−１０にコード化数値
「２」、記憶要素２９−１１にコード化数値「５」
が記憶保持されるようになる。デコーダ２９−２
０の出力１，……，１６は前記数値「１」、……、
「15」の小さい数値から順に対応してデコードさ
れるもので、数値の小さいものほど速い繰り返し
速度でクロツク信号CP３を計数するようになる。

そして、第３図に示したキーマトリツクス回路
１において、演奏の際にＸキーを操作したとする
とそのタイミング信号が第９図から解るように84
ビツトのシフトレジスタ１８の「４」ビツト位置
に信号有の「１」信号としてクロツク信号CP１
によるシフト動作に同期して記憶される。一方、
このＸキーの操作タイミング信号はアンド回路２
７を介してエンベロープ回路２９のアンド回路２
９−４６の入力にアタツク信号として供給され
る。この為、シフトレジスタ２９−７の記憶要素
２９−１１に記憶されているアタツクタイムの数
値が記憶要素２９−８にシフトされその出力より
デコーダ２９−２０に供給される。従つて、設定
された数値に対応したデコーダ出力、例えば
「５」の場合にはバイナリ計数回路２９−２１で
16発のクロツク信号CP３を計数した時点でアン
ド回路２９−２６から出力信号が得られ、この出
力信号はオア回路２９−３８、アンド回路２９−
３９を介してバイナリカウンタ２９−４１を「＋
１」計数歩進しアタツクタイムが立上るようにな
る。また前記アンド回路２９−２６からの出力信
号はDF／Ｆ回路２９−４０に印加されバイナリ
計数回路２９−２１をクリアする為、再び初期状
態からクロツク信号CP３を計数することになる。
このようにしてアンド回路２９−２６は16発のク
ロツク信号CP３を計数する毎にバイナリカウン
タ２９−４１を計数値「31」（11111）になる迄歩
進する。計数値「31」になるとアンド回路２９−
４７から出力信号が得られオア回路２９−１２に
供給されることによりオア回路２９−１５からシ
フト信号が発生される為、記憶要素２９−８にデ
イケイタイムの設定数値「２」がシフト記憶され
る。この時、カウンタ２９−１６はｃ出力に信号
が有る為インバータ２９−４２からダウン指令信
号がバイナリカウンタ２９−４１に供給される。
このデイケイタイム時においても前記アタツクタ
イムと同様の動作でバイナリ計数回路２９−２１
は指定された数値「２」に対応したデコーダの出
力に相当する繰り返し周期でクロツク信号CP３
の計数動作を行ない、この場合には、バイナリカ
ウンタ２９−４１を「31」計数値よりダウン計数
動作するようになるものである。

このデイケイタイム時において、再び演奏キー
操作によりアンド回路２７からアタツク信号がエ
ンベロープ回路２９のアンド回路２９−４６に印
加されると、このアンド回路２９−４６からクロ
ツク信号CP３が出力されオア回路２９−１５を
介してシフトレジスタ２９−７にシフト指令を、
カウンタ２９−１６に計数歩進信号を供給する。
この時、カウンタ２９−１６は「0010」状態であ
るため、アンド回路２９−４６はこのカウンタ２
９−１６が「0100」状態になるまでクロツク信号
CP３を出力（この場合３発）することになり、
当然シフトレジスタ２９−７に３発のシフト指令
が供給され記憶要素２９−８には再びアタツクタ
イムの設定数値「５」がシフト記憶される。

従つて、第８図の点線から解るようにデイケイ
タイムの途中から再び音量の立上り状態に設定さ
れ、前述した如く、アタツクタイムの設定数値
「５」に対応した計測時間に従つてバイナリカウ
ンタ２９−４１はアツプ方向に計数値「31」迄歩
進されるようになる。バイナリカウンタ２９−４
１は計数値「31」になると再びデイケイタイムが
設定され、前述の如くダウン方向に計数される。
そして、バイナリカウンタ２９−４１の計数値が
このデイケイタイム時のダウン計数動作時に記憶
要素２９−１１にシフト記憶されているサステイ
ンレベル数値「８」と一致すると一致回路２９−
４３から出力信号に応答してアンド回路２９−３
９のゲートが閉じられ計数動作は停止する。

このサステインレベル時において再び演奏キー
の操作によりアンド回路２７からアタツク信号が
エンベロープ回路２９のアンド回路２９−４６に
印加されると、カウンタ２９−１６の「0100」状
態になるまで、クロツク信号CP３がオア回路２
９−１５より出力（この場合３発）され、再び記
憶要素２９−８にアタツクタイムの設定数値
「５」がシフト記憶されるようになり第８図の点
線で示した如くサステインレベルから再び音量の
立上り状態に設定される。そして、前述の如く動
作が繰り返され、バイナリカウンタ２９−４１は
計数値「31」になる迄アツプ方向に計数動作さ
れ、その後デイケイタイムに移行するものであ
る。

そして、このサステインレベル状態においてリ
リース釦が操作されるとアンド回路２９−４８よ
りクロツク信号CP３が２発出力されることにな
り、記憶要素２９−８にはリリースタイムの設定
数値「４」がシフト記憶されるようになる。従つ
て、前述のアタツク、デイケイの場合と同様に、
リリースタイムの数値に対応した計測時間に応じ
てバイナリカウンタ２９−４１は「０」計数値迄
ダウン方向に計数動作される。また、リリースタ
イム時において、再び演奏キーの操作によりアタ
ツク信号がアンド回路２７より出力されアンド回
路２９−４６に印加された場合にも音量の立上り
状態に設定することができるものである。

従つて、前記バイナリカウンタ２９−４１のデ
イジタル計数値が第８図に示すような音量エンベ
ロープの制御信号としてＤ／Ａ変換回路３２に供
給されアナログ量に変換され音量を制御するよう
になるものである。

尚、第７図においてはキー入力装置２９−１を
用いて数値キーにてADSRを数値設定するように
したが、ダイヤル設定方式でも、またROM（リ
ード・オンリ・メモリ）にあらかじめ必要な複数
のエンベロープのADSRの数値を記憶するように
し、所望のアドレスを指定するように構成しても
よい等種々変更可能なものである。また、シフト
レジスタ２９−７もビツトパラレル構成に限られ
るものではなくビツトシリアルに構成してもよい
し、その他のメモリを用いてもよいものである。
更に、バイナリ計数回路２９−２１の構成も実施
例に限らず例えば第１０図の如くであつてもよ
い。即ち、第１０図について簡単に説明する。ク
ロツク信号CP３を計数する５ビツトのバイナリ
カウンタ３８を設け、各ビツト段出力及びそのイ
ンバータ３９，…，４３を介した出力の組合わせ
によりアンド回路群４４を形成する。このアンド
回路群４４の５出力からはバイナリカウンタ３８
の１サイクル計数値「32」に対して順次16、８、
４、２及び１発のパルス信号を得るように出力構
成される。更に、アンド回路群４４の出力は組合
わせにより１、…、16のパルス信号が得られるよ
うにオア回路群４５が構成されており、その出力
デコーダ２９−２０の出力と共にアンド回路群４
６に結合され、そのアンド回路群４６の出力はオ
ア回路４７を介してアンド回路４８に供給され
る。従つて、このアンド回路４８からは指定され
たデコーダ２９−２０の出力に対応した数だけの
クロツク信号CP３が出力されるようになり、第
７図のアンド回路２９−３９に印加される。ま
た、第１１図の如く構成することもできる。即ち
第７図のバイナリ計数回路２９−２１の各出力を
デコーダ４９でデコードした出力と前記シフトレ
ジスタ２９−７の記憶要素２９−８の出力とを一
致回路５０にて一致検出するようにしてもよい。
そして、一致検出毎にバイナリカウンタ２９−２
１をクリアするようにする。

その他本実施例に基づく回路構成は本発明の要
旨を逸脱しない範囲で種々変更が可能なことはも
ちろんである。

以上詳述した如く本発明は、エンベロープを複
数のステータスに分割し、時間と共にレベルが変
化するステータスに対してはその時間間隔を決定
するための数値データを、また一定レベルを保持
するステータスに対してはそのレベル値を決定す
るための数値データを夫々演奏者が入力可能と
し、この入力された数値データにより決定された
時間間隔及びレベル値に従つて演算を行ないエン
ベロープ出力を得る演算手段を設け、このエンベ
ロープ出力により楽音のエンベロープを制御する
ようにしたもので、簡単なデイジタル回路構成で
エンベロープ制御が行なえ、しかも、エンベロー
プの各ステータスのうち、時間と共にレベルが変
化するステータスの時間間隔及び一定レベルを保
持するステータスのレベル値を演奏者が自由に制
御し得るため、演奏者の所望する種々の楽音を一
層完全な形で得ることができるものである。

【図面の簡単な説明】

第１図は本発明に係る全体構成図、第２図は演
奏キーボードを示す図、第３図はキーマトリツク
ス回路の詳細図、第４図は楽音波形を示す図、第
５図は楽音波形の読み出しアドレス制御回路の詳
細図、第６図は第５図の動作説明図、第７図はエ
ンベロープ回路の詳細図、第８図はエンベロープ
波形説明図、第９図はキー操作タイミングを説明
する図、第１０図は第７図のエンベロープ回路の
一部を示す他の実施例を示す図、第１１図は同じ
く他の実施例を説明する図である。 １……キーマトリツクス回路、２９……エンベ
ロープ回路、２９−１……キー入力装置、２９−
７……シフトレジスタ、２９−１６……カウン
タ、２９−２０……デコーダ、２９−２１……バ
イナリ計数回路、２９−２２，…，２９−３７…
…アンド回路、２９−３９……アンド回路、２９
−４１……バイナリカウンタ、２９−４３……一
致回路、２９−４６……アンド回路。

Claims (1)

1. 【特許請求の範囲】 １ 複数のステータスから成るエンベロープのう
   ち時間と共にレベルが変化するステータスの時間
   間隔と、一定レベルを保持するステータスのレベ
   ル値とを決定するための数値データを入力する一
   組の入力装置からなる数値入力手段と、 該数値入力手段の一組の入力装置を操作するこ
   とによつて夫々異なるタイミングで入力された数
   値データを順次記憶する記憶手段と、 該記憶手段に記憶された時間間隔を決定するた
   めの数値データに応じた速度で演算を行ない時間
   と共にレベルが変化するエンベロープ出力を得る
   と共に、記憶されたレベル値を決定するための数
   値データに応じて一定レベルのエンベロープ出力
   を得る演算手段と、 該演算手段のエンベロープ出力により楽音のエ
   ンベロープを制御する制御手段とを有することを
   特徴とする電子楽器におけるエンベロープ制御方
   式。