JPS6037480B2 - 演奏制御システム - Google Patents

Description

【発明の詳細な説明】 本発明は電子楽器における演奏時の連続的なキー操作に
対して効果的に音量ェンベローブの立上り制御を行う演
奏制御システムに関する。

電子楽器に於いては、演奏に伴って種々のキー操作の手
法が用いられるものであるが、連続的なキー操作例えば
キー操作中でこのキーが離されていないうちに次のキー
操作がなされるアルベジオ秦法等では、新たに操作され
たキーに対する音量ェンベローブ制御に問題があった。

即ち、従来では単音蓑法の例えばシンセサィザのように
、新たに操作されたキーに対する音量ェンべローブは先
に操作されたキーに対する音量ヱンベローブを受け継ぐ
様に制御したり、またＣＲ時定数によるアナログ的音量
ェンベローブ制御のように新たに操作されたキーに対す
る音量ヱンべローブは先に操作されたキーに対する音量
ェンベローブを停止し最初から立上るように制御したり
するものであった。更に、例えばピアノのように複数の
音量ェンベローブを並列的に設け、夫々独立して音量ヱ
ンベローブを制御する方法もあった。しかし、これらの
場合、正しい音色が得られなかったり、回路構成が複雑
化する等の欠点があった。本発明は上記の点に鑑みて成
されたもので、演奏時における連続的な操作に対しても
簡単なディジタル的手法を用いて効果的な音量ェンベロ
ーフの制御を行うようにする演奏制御システムを提供す
るものである。

以下、図面に基づいて本発明の一実旋例を詳細に説明す
る。

第１図は本発明に係る全体構成を示すもので、１は、第
２図の如く多数の演奏用キーが配列されたキーマトリツ
クスで、この場合８４個のキーが１２列７行に配列され
てなる。

２はクロックパルスＣＰＩを計数する８心隼の計数回路
であり、４ビット１２進のバィナリの列計数回路２ａ及
び３ビット７進のバィナリの行計数回路２ｂとから構成
され、列計数回路２ａの各ビット出力は音階デコーダ３
へ、行計数回路２ｂの各ビット出力はオクターブデコー
ダ４に供給され逐次タイミング信号を発生する。

前記マトリックス回路１の詳細は第３図に示されるもの
で、８４個のキーは音階デコーダ３からのＩＺ本の入力
ライン１−１，・・・・・・，１一１２及び出力ライン
１−１３，・・…・，１一１９に結合される。

そして前記出力ライン１一１３，・・・・・・，１一１
９はオクターブデコーダ４の各出力ライン１一２０，・
・・・・・，１−２６と論理積援綾されるアンド回路１
一２７，・・・・・・，１一３３を介してオア回路１−
３４に接続され、前記キーが操作された場合にオクター
ブタイミング信号に対応した音階デコーダ３からの操作
タイミング信号をこのオア回路１−３４より出力するも
のである。また、列計数回路２ａの４及び８ウェイトの
ビット段出力はアンド回路５に結合され、その出力の立
上り時に列計数回路２ａをリセットすると共に行計数回
路２ｂに「十１一歩進信号を供給し、行計数回路２ｂの
各ビット段出力はアンド回路６に結合されその出力の立
上り時にこの行計数回路２ｂをリセットするように計数
動作する為、列計数回路２ａ、行計数回路２ｂは夫々１
２進、７進で計数動作されるものである。前記計数回路
２の各ビット段出力は７ビットパラレルの第１レレジス
夕７及び一致回路８に後述するアンド回路９からの出力
信号に同期して供給され、さらに、この第１レジスタ７
の各ビット段出力は７ビットパラレルの第２のレジスタ
１０及び前記一致回路８に後述するアンド回路１１から
の出力信号に同期して供給されるものである。

この第２のレジスタ１０の７ビットパラレル数値情報は
音高クロック制御回路１２に供給され、ここでは前記数
値情報に基づく音高に対応した周波数のクロック信号を
アドレス制御回路１３にアドドレスステップ信号として
供給し、楽音波形記憶装置１４に記憶されている楽音波
形アドレスステップ毎に読み出すようにするものである
。前記楽音波形記憶装置１４は、第４図に示した半波の
楽音波形をディジタル的に記憶する例えばＲＡＭ（ラン
ダム・アクセス・メモリ）から構成されるもので、例れ
ば２５６（ステップ）×１１（ビット）＝２，８１６（
ビット）の記憶容量を有するものとする。一方、アドレ
ス制御回路は第５図に示されるもので、「０」から「２
５５」の２５６ステップのバィナリ計数状態を得る８ビ
ットのアップ・ダウン計数動作するアドレスカウンタ１
３−１が設けられている。即ち、このアドレスカウンタ
１３ーーは「０」から「２５５一計数状態迄順次アップ
方向に計数されて楽音波形記憶装贋１４に記憶されてい
る半波の楽音波形を読み出した後ダウン方向に「２５５
」から「０一計数状態迄順次指定して逆方向に楽音波形
を読み出すことによって求める全波の楽音波形を読み出
し出力するように動作するものである。従って昔高クロ
ック制御回路１２から指定された音高に対応する周波数
のクロック信号（第６図ａ参照）がアドレスカウンタ１
３−１に供給されると前記楽音波形記憶装置１４は順次
アップ方向にアドレススステツプされる。そして、アド
レスカゥンタ１３−１が第６図に示す如く「２５５一計
数状態になると第６図ｂの如くキャリー信号がオア回路
１３−２に供給されるため、デイレードフリップフロッ
プ（以下ＤＦ／Ｆと称呼する）回路１３一３のＱ側出力
及び演奏指令が与えられているァンド回路１３−４が開
かれ、その出力信号力ギＤＦ／Ｆ回路１３一５に印加さ
れる。このＤＦ／Ｆ回路１３−５は前述した音高クロッ
ク信号をィンバータ１３一６で反転した出力信号の立上
り特にＱ側出力により信号を発生し、アドレスカウンタ
１３−１に第６図ｃの如くダウン指令信号を供給する。
また、このダウン指令信号は前記オア回路１３−２に帰
還されると共にアンド回路１３一７の入力端にも印加さ
れる。そして、ダウン指令信号に基づくアドレスカウン
ター３−１のダウン計数動作時にこのアドレスカウンタ
１３−１が「０一計数状態になると、オア回路１３一８
を介してィンバータ１３一９から第６図ｄの如く「ＯＪ
検出信号が得られアンド回路１３一７に印加される。こ
の時、アンド回路１３−７にはＤＦ／Ｆ回路１３一３Ｑ
側からの信号も印加されているため、このアンド回路１
３一７に開かれ、その出力信号はＤＦ／Ｆ回路１３一３
のデータ入力端に印加され音高クロック信号に同期して
その出力状態が反転されＱ側出力により第６図ｅの如く
Ｓ信号を得る。このＤＦ／Ｆ回路１３−３のＱ側出力信
号はゲート回路１５に印加されているため、前記Ｓ信号
出力時はゲート出力を禁止し「０一世力状態とするもの
である。即ち、アドレスカウンター１３ーＩはダウン指
令によって第６図ｅ出力時には「ＯＪ計数状態から「２
５５Ｊ計数状態になるが、この時点ではゲート回路１５
からの出力が禁止されることになる。そして、ＤＦ／Ｆ
回路１３一３のＱ側出力端からＳ信号が出力されること
によりアンド回路１３一４，１３−７の出力が禁止され
、第６図Ｃの様に再びダウン指令からアップ指令に変わ
る為アドレスカウンター１３ーーはアップ方向に計数動
作され「０」計数状態から計数歩進される。従って、第
４図の如く、楽音波形記憶装置１４に記憶されている半
波の楽音波形を、アドレスカウン夕１３ーーの計数状態
を「０」→「２５５」→「０」と順次アドレス指定して
全波の楽音波形として読み出すものであるが、この１サ
イクル後に再び繰り返し読み出す場合には「０」→「２
５５」→「０」「０」→「２５５」．…・…・の如く「
０」アドレスを連続して指定しなければならないたため
に前記ＤＦ／Ｆ回路１３−３によるＳ信号を設けて１ス
テップ追加回路が必要になるものである。また、前記ア
ドレス制御回路１３からのダウン指令信号はＤ／Ａ変換
回路１６に極性反転信号として供給され、アドレスカウ
ンター３−１のダウン計数動作時に読み出される楽音波
形の逆性を反転するように制御すると共にここで楽音波
形記憶装置１４からゲート回路１５を介して読み出され
たディジタル値がアナログ量に変換されるものである。
尚、楽音波形記憶装瞳１４には半波の楽音波形を記憶す
るようにしたが、これは勿論全波の楽音波形として記憶
するにしてもよいので、この場合記憶容量、アドレスス
テップ数が増大するがアドレス制御回路１３の構成を簡
略化することができ、アドレスカウンタ１３−１のダウ
ン方向制御は必要なくなるのである。

また、演奏時に前記キーマトリツクス回路１のオア回路
１一３４から出力される操作されたキーに対応するタイ
ミング信号はオア回路１７を介してキーの数に対応した
記憶ビット数を有する８４ビットのシフトレジスタ１８
の対応する記憶ビット位置に記憶される。

このシフトレジスタ１８は前記クロック信号ＣＰ，に同
期して順次シフト動作されるもので、このシフトレジス
タ１８からの出力信号は後述する２肌ｓの計測力ゥンタ
２０からの出力信号が供給されるアンド回路１９を介し
てオア回路１７に婦環される。２１は「０」、「１」、
「２」の出力より計数値信号を順次出力する３進の計数
回路で、その「１」出力は前記アンド回路１１の第１入
力端に、「２」出力はアンド回路２２の第１入力端に、
「０」出力は前記アンド回路９の第１入力端に接続され
、「０」、「１ハ「２」出力順にゲート制御されるよう
になる。

アンド回路９の他方入力端には前記オァ回路１７から出
力信号が接続されその出力信号はオア回路２３の第１入
力端にアンド回路２２の第２入力端には前記一致回路８
の一致出力信号が接続されその出力信号はオア回路２３
の第２入力端に、またアンド回路１１の第２入力端には
後述する１脚ｓの計測力ゥンタ２４からの出力信号を、
第３入力端には前記アドレス制御回路１３からの第６図
ｅに示したＳ信号又はスタート指令が印加されその出力
信号はオア回路２３の第３入力端に結合され、このオア
回路２３の出力信号によって３進のカウンタ２１が計数
歩進されるようにしてなる。なお、ＣＰ１、ＣＰ２、後
述のＣＰ３のクロック周波数は、特に限定されるもので
はないが、本実旋例では、ＣＰＩは６４ＫＨＺ（１５．
６２５ｒｓ）のクロツクであり、ＣＰＩを計数する計数
回路２のキースキヤンの１周期は１５．６２５ｒｓ×８
４＝１．３１２５ｍＳである。

ＣＰ２はＣＰＩを６４分周して得られたＩＫＨ２（ｌｍ
ｓ）のクロツクであり、計測カウンタ２４は５ビットで
構成されＭＳＢの半周期（即ちクリア状態からＭＳＢが
１になるまでの時間）は１８ｈｓとなる。計測カウンタ
２０も同様に５ビットで構成しカウンタ値の１０１００
（ＩＱ隼で２０）をデコードした出力ィンバータ３１と
アンド回路１９に接続してキーオン後２仇ｈｓの信号を
得る。前記ｌａｈｓの計測カウンタ２４はアンド回路１
１からの出力によってクリアされると直ちにその初期状
態からアンド回路２５を介して出力されるクロック信号
ＣＰ２を計数し、１肌ｓ経過後に出力信号を得るもので
、その出力信号はィンバータ２６を介してァンド回路２
５に結合し計測状態を停止するようになる。

即ち、この１６ｈｓの計測カウンタ２４は和音演奏とし
て同時押圧操作された複数の音高指定の夫々に対応して
ｌａｈｓ経過毎に順次切り替え時分割的に楽音波形を対
応する音高クロック信号に従って読み出し出力するよう
に制御するものであり、しかもこの場合、Ｉ８ｈｓ経過
後であって直且つアドレスカゥンタ１３一１の計数状態
が第６図ｅに示したＳ信号が発生された時点で切替え制
御されるようになるものである。

また、前記キーマトリックス回路１のオア回路１一３４
から出力された操作キーに対応したタイミング信号はア
ンド回路２７の一方入力端に供給され、また他方入力端
には前記シフトレジスタ１８からの出力信号がィンバー
タ２８を介して供給される。

そしてアンド回路２７の出力信号は後述するェンベロー
プ回路２９にアタック信号として供給されると共に前記
計測カウンタ２０をクリアするようにしてなる。この計
測カウンタ２川まクリアされると直ちにその初期状態か
らアンド回路３０を介して出力される前記クロック信号
ＣＰ２を計数し２仇ｈｓ経過後に出力信号を得るもので
、その出力信号はインバータ３１を介してアンド回路３
０のゲート禁止信号となるものである。

即ち、演奏時に操作されたキーのタイミング信号を記憶
している８４ビットのシフトレジスタの中から、最も直
前に操作されたキー入力の瞬間から２仇ｈｓの間に操作
されていないキーに対してはその記憶値をシフトレジス
タ１８から消去するようにするものである。更に、ェン
ベロープ回路２９からのェンベロープ信号はＤ／Ａ′変
換回路３２を介して、前述した楽音波形の読み出し出力
が供給されるＤ／Ａ変換回路１６の出力と共にアナログ
乗算及び増幅回路３３に印加され、ここで最終的に音色
を伴った音高を作成し、スビーカ３４から楽音として出
力するようにしてなる。

また、キーマトリックス回路１のオア回路１−３４から
出力される操作タイミング信号はカウンタ３５で計数さ
れ、その計数回路２のキヤリー信号でレジスタ３６にプ
リセットされると共に遅延回路３７を介した信号でこの
カウンタ３５はクリアされる。

そして、レジスタ３６の出力値は前記アナログ乗算及び
増幅回路３３に供給されるものである。即ち、このカウ
ン夕３５は同時押圧操作されたキーの数を計数回路２の
１サイクル中に計数するもので、その計数値に対応した
値によって音量制御をも行うようにするものである。第
７図は前記ェンベロープ回路２９の具体例を示すもので
ある。

ェンベロープは第８図に実線で示す包絡線を成すもので
一般にはアタックタイム、デイケイタイム、サステイン
レベル、リリースタイムを有するものである。本実旋例
では、演奏時に先だってあらかじめこれらアタックタイ
ム、デイケイタイム、サステインレベル、リリースタイ
ムを任意数値設定するもので、その為に「０」……「１
５」の１針固のキーを有するキー入力装置２９一１が設
けられている。これらキー「０ハ……、「１５」はアタ
ックタイム、デイケイタイム、サステインレベル、リリ
ースタイムの順に操作指定されるもので、それら数値は
デコーダ２９一２で数値コード化されオア回路２９一３
、……、２９−６を介してシフトレジス夕２９−７に入
力される。このシフトレジスタ２９−７は４ビットパラ
レルの記憶要素２９一８、・・・・・・、２９−１１が
直列に接続された４桁のデータ記憶装置から構成され、
且つ記憶要素２９−１ １の出力は前記オア回路２９−
３、・・・・・・、２９−６に帰還されるようになって
いる。一方、キー入力装置２９一１からキー操作毎に出
力される操作信号はオア回路２９−１２を介してディレ
ードフリツプフロップ（以下ＤＦノＦと称呼する）回路
２９−１３に印加されクロック信号ＣＰ３に同期してＱ
側から出力されるものである。従って、ＤＦ／Ｆ回路２
９−１３のＱ側出力とオア回路２９一１２の論理積を得
るアンド回路２９−１４からは立上り時にヮンショット
信号が発生し回路２９−１５の第１入力端に供給される
。このオア回路２９一１５の出力は前記シフトレジスタ
２９−７にシフト信号として印加されると共にこのシフ
トレジスタ２９一７のシフト動作に同期して計数される
４進のカゥンタ２９−１６に計数歩進信号として印加さ
れる。即ち、キー入力装置２９−１でアタックタイム、
デイケイタイム、サステインレベル、リリースタイムを
指定する為に操作されたキーに対応する数値コードが最
終的に、記憶要素２９−１１にアタックタイム、記憶要
素２９−１川こディケィタィム、記憶要素２９−９にサ
スティンレベル値及び記憶要素２９一８にリリースタイ
ムとして記憶されるようになる。前記カウソ夕２９一１
６は３ビットダ１，第２，第３記憶要素とその各ビット
出力をオア回路２９一１７、ィンバータ２９−１８を介
して第１記憶要素の入力側に帰還する様に構成されてお
り、インバータ２９一１８の出力をａ、カウンタ２９一
１６の第１記憶要素の出力をｂ、第２記憶要素の出力を
ｃ、第３記憶要素の出力をｄとすると、初期状態では各
ａ，ｂ，ｃ，ｄ出力は「１０００」状態であり、オァ回
路２９一１５からの計数歩進信号が印加される毎に順次
「０１００」，「００１０Ｊ，「０００１」と変化する
ものである。

前記シフトレジスタ２９−７の記憶要素２９一８の各ビ
ット段出力はデコーダ２９一２０でデコードされ、数値
コードの小さい順に「１」・・・・・・「１６」の出力
を与えるようになる。一方、前記クロック信号ＣＰ３は
は１６ビットのバィナリ計数回路２９−２１で計数され
、各ビット出力は前記デコーダ２９−２０の各出力「１
い……「１６」とアンド回路２９−２２、・・・・・・
、２９一３７で論理債結合されるようになる。そしてア
ンド回路２９−２２、・・・・・・、２９−３７の各出
力はオア回路２９−３８を介してァンド回路２９−３９
の一方入力端に接続されると共にＤＦ／Ｆ回路２９−４
０にも印加されクロック信号ＣＰ３に同期して前期／ゞ
ィナリ計数回路２９一２１をクリアするものである。即
ち、前記／ぐィナリ計数回路２９一２１はデコーダ２９
一２０１こおいて指定された出力までクロック信号ＣＰ
３を計数するように動作する為、デコーダ２９−２０の
出力によって異なる時・間測定値が得られることになる
。ァンド回路２９−３９から得られる時間計測クロック
信号は、アップ・ダウン計数動作される５ビットのバィ
ナリ計数回路２９−４１に計数歩進信号として供給され
る。

このバィナリ計数回路２９−４１は通常アップ方向に計
数されるが前記４進のカゥンタ２９−１６の第１記憶要
素のｂ出力以外はィンバータ２９一４２を介したダウン
指令によってダウン方向に計数されるものである。また
、バィナリ計数回路２９一４１の「２」、「４ハ「８ハ
「１６」の各ビット段出力はシフトレジスタ２９−７の
記憶要素２９一１１の出力と一致回路２９一４３で一致
が得られるようになると共に、全ビット段出力は第１図
に示したＤ／Ａ変換回路３２に供給されるようになる。
そして、この一致回路２９一４３からの一致信号は前記
４進のカゥソタ２９一１６の第２記憶要素のｃ出力と共
にアンド回路２９−４４に入力され、更にこのアンド回
路２９一４４の出力はインバータ２９−４５を介して前
記アンド回路２９−３９にゲート禁止信号として供給さ
れる。演奏時に操作されたキーに応答して第１図に示し
たアンド回路２７から出力されるアタック信号は第７図
ェンベロープ回路２９のアンド回路２９−４６の第１入
力端に印加される。

また、このアンド回路２９−４６の第２入力端には前記
クロック信号ＣＰ３が、第３入力端には前記ィンバータ
２９−４２の出力が結合されている為、アタック信号が
印加されると、アンド回路２９−４６が開かれオア回路
２９−１５を介してシフトレジスタ２９−７にシフト信
号が供給され記憶要素２９一１１にあらかじめ記憶され
ているアタックタイムの数値コードがオア回路２９−３
、・・・・・・、２９一６を介して記憶要素２９−８に
シフトされその数値コードがデコーダ２９−２０に印加
される共にカウンタ２９−１６が歩進し「０１００」状
態となる。そして、デコーダ２９−２０でアンド回路２
９一２２、・・・・・・２９−３７の１つが選択され、
数値に対応する時間計数毎に出力されオア回路２９−３
８、アンド回路２９−３９を介してバイナリカウンタ２
９−４１で計数される。このバイナリカウンタ２９−４
１が第８図に示した最大レベル値の３１になるとアンド
回路２９−４７から出力信号が得られ、オア回路２９−
１２を介してＤＦ／Ｆ回路２９一１３がセットさる。従
って、前述した如くアンド回路２９一１４、オア回路２
９一Ｉ５を介してシフト信号が出力される為シフトレジ
ス夕２９一７の記憶要素２９一８にはディケィタィムが
シフト記憶されるようになると共にカウンタ２９一１６
は「００１０」状態となる。この為、バイナリカウンタ
２９−４１にはダウン指令が結合され、記憶要素２９−
８のディケィタィムの設定数値に対応して計測時間に応
じて計数値「３１」より「一一計数動作されるようにな
る。そして、このダウン計数動作時にシフトレジスタ２
９−１１に記憶されているサスティンレベルの設定数値
と／（ィナリカウン夕２９一４１の計数値とが一致する
と一致回路２９−４３から一致出力が得られ、アンド回
路２９一４４、オア回路２９−４５を介してアンド回路
２９−３９は禁止され計数動作が停止保持されるように
なる。このサスティンレベル値は別に設けられるリリー
ス釦の操作によって解除されるもので、即ち、リリース
釦を操作するとその操作信号がアンド回路２９一４８の
第１入力端に供給される。

このアンド回路２９−４８の第２入力端には前記クロツ
ク信号ＣＰ３が、第３入力端にはオア回路２９−１７の
出力が印加されるため、その出力よりオア回路２９−１
５を介してクロック信号ＣＰ３がシフトレジスタ２９
−７、カウンタ２９−１６に印加される。従って、この
クロック信号ＣＰ３が２発印加されると前述の段階で記
憶要素２９−１０にシフト記憶されているリリースタイ
ムの設定数値が記憶要素２９−８に記憶されデコーダ２
９一２０に出力されると共にオア回路２９−１７の出力
が「０」になりアンド回路２９−４８のゲートが禁止さ
れるようになる。そしてバイナリカウン夕２９−４１が
オア回路２９−４９、インバータ２９−５０により「０
」状態が検出されるとダウン指令信号が結合されるダウ
ン指令信号が結合されるアンド回路２９−５１、ィンバ
ータ２９−５２を介して前記アンド回路２９−３９が禁
止され計数ストップ状態となる。

また、前記シフトレジスタ２９−７、カウンタ２９−１
６及びバイナリカウンタ２９−４１には初期設定の為の
クリア信号が印加されるものである。なお、ＣＰ３はＣ
ＰＩを２分周した３２ＫＨＺ（３１．２５一ｓ）のクロ
ツクでオア回路２９−３８の出力にはアタックタイム、
デイケイタイム、リリース夕ィムの設定値「０」、・・
・・・・、「１５」に応じてそれぞれ６２．５〃ｓ，１
２５ムｓ・・…・１０２４ｍＳ，２０４８ｈｓの周期の
ク。

ックが得られる。従って、バィナリカウンタ２９−４１
にてこのクロツクがカウントされるため、例えばキーオ
ンからアタック状態が終了（デイケイが始まる）までの
時間はそれぞれ２ｈＳ，４ｍＳ・…”３２．７６＄，６
５．５３６となる。次に上記実族例に基づく演奏制御部
システムについての動作について説明する。今演奏に先
だって、第８図に示された音量ェンベロープに従って、
あらかじめ第７図のシフトレジスタ２９一７にアタック
タイム、デイケイタイム、サスティンレベル及びリリー
スタイムが数値化して各記憶要素２９−１１，２９−１
０，２９−９，２９−８に順次記憶してあるものである
。

そして、第３図に示したキーマトリックス回路１におい
て、演奏の際にＸキーを操作したとするとそのタイミン
グ信号が第９図から解るように８４ヒットのシフトレジ
スタ１８の「４」ビット位置に信号有の「１」信号とし
てクロック信号ＣＰＩによるシフト動作に同期して記憶
される。一方、このＸキーの操作タイミング信号はアン
ド回路２７を介してヱワべ。ープ回路２９のアンド回路
２９−４６の入力にアタック信号として供給される。こ
の為、シフトレジスタ２９−７の記憶要素２９−１１に
記憶されているアタックタイムの数値が記憶要素２９−
８にシフトされその出力よりデコーダ出力２９−２川こ
供給される。従って、設定された数値に対応したデコー
ダ出力、例えば「５」の場合にはバィナリ計数回路２９
−２１で１単発のクロック信号ＣＰ３を計数した時点で
アンド回路２９−２６から出力信号が得られ、この出力
信号はオア回路２９−３８、アンド回路２９一３９を介
してバィナリカウンタ２９−４１を「十１一計数歩進し
アタックタイムが立上るようになる。また、前記アント
回路２９−２６からの出力信号はＤＦ／Ｆ回路２９−４
０に印加されバイナリ計数回路２９−２１をクリアする
為、再び初期状態からクロック信号ＣＰ３を計数するこ
とになる。このようにしてアンド回路２９−２６は１単
発のクロック信号ＣＰ３を計数する毎にバィナリカゥン
タ２９−４１を計数値「３１」（１１１１１）になる迄
歩進する。計数値「３１」になるとアンド回路２９一４
７から出力信号が得られオア回路２９−ｌ２に供給され
ることによりオア回路２９−１５からシフト信号が発生
される為記憶要素２９−８にディケィィタィムの設定数
値がシフト記憶される。この時、カウンタ２９一１６は
ｃ出力に信号が有る為イソバータ２９−４２からダウン
指令信号がバィナリカウンタ２９−４１に供給される。
このディケィタィム時においても前記アタックタイム同
様の動作でバィナリ計数回路２９−２１は指定された数
値に対応したデコーダの出力に相当する繰り返し同期ク
ロック信号ＣＰ３の計数動作を行ない、この場合には、
バィナリカウンタ２９−４１を「３１一計数値よりダウ
ン計数動作するようになるものである。一方、前記Ｘキ
ー操作に対応するタイミング信号はアンド回路２７を介
して２比ｈｓの計測カウン夕２０をクリアして初期状態
からクロック信号ＣＰ２を計数開始させる為、この２ｍ
ｈｓ経過以前ではシフトレジス夕１８の記憶位置「４」
に記憶されている信号はアンド回路１９で禁止され循環
記憶されることはないが、この間Ｘキーが押圧されてい
れば再び同一記憶位置に記憶されることになる。

そして、２肌ｓ経過後は力ウンタ２０から出力が得られ
る為、Ｘキーが離されて非押圧操作状態であっても循環
的に記憶保持される。そして、次にＹキーを操作したと
すると第９図から解るように、その操作タイミング信号
がシフトレジスター８の記憶位置「１４」に記憶される
と共にアンド回路２７からアタック信号が出力される。

このアンド回路２７はシフトレジスタ１８から出力され
る既に記憶されている記憶有タイミング信号ではィンバ
ータ２８によってゲート出力が禁止されるようになって
いる為、新たなキーが押された時のみ出力信号を得るよ
うに制御されている。従って、複数のキーが速い操作で
連続的に操作されるアルベジオ奏法等でも一番新しい直
前に押圧操作されたキーに対するタイミング時のみアタ
ック信号がアンド回路２７から出力されるのである。更
に、一番新しい直前に操作されたキーのタイミング時か
ら２印ｈｓ以内にシフトレジスタ１８に記憶有として記
憶されている操作されていない信号を消去するようにな
る。而して、このＹキーが×キーの操作中のディケィタ
ィム時において操作されたとするるとアンド回路２７か
らアタック信号がェンベローブ回路２９のアンド回路２
９一４６に印加される。

従って、このアンド回路２９一４６からクロック信号Ｃ
Ｐ３が出力されオア回路２９一１５を介してシフトレジ
スタ２９一７にシフト指令を、カウンタ２９一１６に計
数歩進信号を供給する。この時カウンタ２９一１６は「
００１０」状態であるため、アンド回路２９一４６はこ
のカウンタ２９−１６が「０１００」状態になるまでク
ロック信号ＣＰ３を出力（この場合３発）することにな
り、当然シフトレジスタ２９−７に３発のシフト指令が
供給され記憶要素２９一８には再びアタックタイムの設
定数値「５」がシフト記憶される。従って、第８図の点
線から解るようにディケィタィムの途中から再び音量の
立上り状態に設定され、前述した如くアタックタイムの
設定数値「５」に対応した計測時間に従ってバィナリカ
ウンタ２９一４１はアップ方向に計数値「３１」迄歩進
されるようになる。バイナリカウンタ２９一４１は計数
値「３１」になると再びディケィタィムが設定され、前
述の如くダウン方向に計数される。そして、このディケ
ィタィム時のダウン計数動作時にバィナリカゥンタ２９
−４１の計数値が記憶要素２９−１１にシフト記憶され
ているサスティンレベル数値と一致すると一致回路２９
一４３から出力信号に応答してアンド回路２９一３９の
ゲートが閉じられ計数動作は停止する。前記Ｙキー操作
によるこのサスティンレベル時において、再び例えば演
奏キーＺの操作によりアンド回路２７からアタック信号
がェンベロープ回路２９のアンド回路２９−４６に印加
されると、カゥンタ２９−１６の「０１００」状態にな
るまで、クロック信号ＣＰ３がオア回路２９一１ ５よ
り出力（この場合３発）され、再び記憶要素２９−８に
アタックタイムの設定数値がシフト記憶されるようにな
り第８図の点線で示した如くサスティンレベルから再び
音量の立上り状態に設定される。

そして、前述の如く動作が繰り返され、バィナリカウン
タ２９−４１は計数値「３１」になる迄アップ方向に計
数動作され、その後ディケィタィム０に移行するもので
ある。そして、このサスティンレベル状態において、リ
リース釦が操作されるとアンド回路２９一４８よりクロ
ツク信号ＣＰ３が２発出力されることになり、記憶要素
２９−８にはリリースタイムの設定数値がシフト記憶さ
れるようになる。従って、前述のアタック、ディケィの
場合と同様に、リリースタイムの数値に対応した計測時
間に応じてバィナリカウンタ２９一４１は「０」は計数
値迄ダウン方向に計数動作される。・またリリースタイ
ム時において、再び演奏キーの操作によりアタック信号
がアンド回路２７より出力されアンド回路２９−４６に
印加された場合にも音量の立上り状態に設定することが
できるものである。従って、前記バィナリカウンタ２９
−４１のディジタル計数値が第８図に示すような音量ェ
ンベローブの制御信号としてＤ／Ａ変換回路３２に供給
されアナログ量に変換され音量を制御するようになるも
のである。

以上詳述した如く本発明によれば演奏時における速い連
続的なキー操作に対しても、先に押されたキーに対する
音量ェンベローブに対して新たに押されたキー操作の音
量をその時点から立上らせることができ、演奏上効果的
な音量制御を行うことができ、しかもディジタル的な簡
単な回路構成にて音量ェンベローブの立上り制御が可能
となる為電子楽器の回路構成並びに演奏において実用上
極めて大なる効果を得ることができるものである。

【図面の簡単な説明】

第１図は本発明に係る全体構成図、第２図は演奏キーボ
ードを示す図、第３図はキーマトリックス回路の詳細図
、第４図は楽音波形を示す図、第５図は楽音波形の読み
出しアドレス制御回路の詳細図、第６図の動作説明図、
第７図はェンベロ−ブ回路の詳細図、第８図ェンンベロ
ーブ波形の説明図、第９図はキー操作タイミングを説明
する図である。 １・・・・・・キーマトリックス回路、１８・・・・・
・シフトレジスタ、２７・・・・・・アンド回路、２８
・・・・・・インバータ、２９・・・・・・ェンベロー
ブ回路。 才之図図 ★ 図 ｈ 下 オ〃図 ★Ｓ囚 才０図 才８図 図 い ＊ 図 〇 ＊

Claims (1)

1. 【特許請求の範囲】 １ 音量エンベローブの少なくともアタツクタイム、デ
   イケイタイム、サステインレベル、リリースタイムの各
   状態データを記憶するエンベローブ状態記憶回路と、演
   奏用キーのキー操作に応答してキーオン信号を発生する
   押鍵検出回路と、この押鍵検出回路から出力されたキー
   オン信号により上記エンベローブ状態記憶回路からアタ
   ツク状態データを読み出して音量エンベロープを立上り
   状態に設定すると共に、少なくともデイケイタイム、サ
   ステインレベル、リリースタイムの各状態データを順次
   読み出す読み出し回路と、この読み出し回路により読み
   出された音量エンベロープの各状態データを基にエンベ
   ロープの時間とレベルを指定する音量エンベロープ信号
   を発生する音量エンベロープ発生回路と、上記押鍵検出
   回路の新たなキー操作検出によるキーオン信号により上
   記読み出し回路の読み出し動作も中断し、再び上記エン
   ベローブ状態記憶回路からアタツク状態データを読み出
   して音量エンベロープを上記中断レベルから立上り状態
   に設定するエンベローブ制御回路とを具備したことを特
   徴とする演奏制御システム。 ２ 上記押鍵検出回路は、複数の演奏用キーの数に対応
   した時分割タイミング信号を得る入力制御回路と、上記
   演奏用キーの数に対応したビツト数を有し操作された演
   奏用キーに対応する上記タイミング信号を対応するビツ
   ト置にに記憶する記憶回路と、この記憶回路のタイミン
   グ信号が記憶されていないビツト位置に対応するタイミ
   ングで上記入力制御回路から出力されたタイミング信号
   をキーオン信号として出力するゲート回路とから成るこ
   とを特徴とする特許請求の範囲第１項記載の演奏制御シ
   ステム。