JPS5914665A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5914665A JPS5914665A JP57123878A JP12387882A JPS5914665A JP S5914665 A JPS5914665 A JP S5914665A JP 57123878 A JP57123878 A JP 57123878A JP 12387882 A JP12387882 A JP 12387882A JP S5914665 A JPS5914665 A JP S5914665A
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- memory
- substrate bias
- voltage
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 230000010355 oscillation Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 2
- 230000005055 memory storage Effects 0.000 abstract 1
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- 238000011105 stabilization Methods 0.000 abstract 1
- 230000014759 maintenance of location Effects 0.000 description 9
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
Landscapes
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に係わシ、特にＭＯＳ型メモリー装
置に関する。３ ＭＯＳ型メモリー装置、特にＮチャンネル型ＭＯＳを使
用するＭＯＳメモリーでは基板電位を加えるのが一般的
である。最近では使用電源の単一化によシ基板バイアス
を装置自体が具備する様になってきている。
置に関する。３ ＭＯＳ型メモリー装置、特にＮチャンネル型ＭＯＳを使
用するＭＯＳメモリーでは基板電位を加えるのが一般的
である。最近では使用電源の単一化によシ基板バイアス
を装置自体が具備する様になってきている。
これら基板バイアスの発生手段は公知であシ、Ｎチャン
ネル型のＭＯＳの場合の例につき第１図に示す。動作に
ついて簡単に説明すると第１図の１は発振装置であシ通
常リングオシレーターが用いられて電源電圧で決められ
る振幅を節点１′に発生させる。この電位振幅は結合容
［２を通じて節点８に伝達される。この節点８はＭＯ８
ｌ’ＥＴ４のダイオード接続により基準電位に接続され
ているので正電位に振れ込むと基準電位線よシ充電され
るのでＭＯ８Ｉ；’ＥＴ４のしきい値以上に正電位にな
る事はなく、−力負電位へ振れ込んだ時にはＭＯＳＦＥ
Ｔ４は非導通状態なので節点８の電荷は１）−Ｎ接合５
もしくはＰｗｉＯ８ＦＨＴ３を通じて基板を充電する事
になシ、この繰シ返しによシ亀源を圧に依存した一定１
：位が基板に供給される事になる。この給電レベルと電
源電圧との関係は第５図の直線ａに表わされる。即ち装
置で使用される電源は±１０チ〜２０％の幅で変動して
も動作可能な様に設計されている。従って基板電位もそ
れなシに変動す゛る事□になる。この基板電位は装置の
Ｐ−Ｎ接合に印加されるバイアスに相当するので、この
値はそのＰ−Ｎ接合のリーグ電流に強い影響を与え、特
にダイナミック型のＭＯＳメモリー装置の記憶保持時間
に強く影響する。この基板バイアスと記憶保持時間との
関係を第４図に示す。記憶保持時間は使用されるプロセ
ス条件によシ多少は異るがある基板バイアス点で最大と
なシその両側で悪くなる。
ネル型のＭＯＳの場合の例につき第１図に示す。動作に
ついて簡単に説明すると第１図の１は発振装置であシ通
常リングオシレーターが用いられて電源電圧で決められ
る振幅を節点１′に発生させる。この電位振幅は結合容
［２を通じて節点８に伝達される。この節点８はＭＯ８
ｌ’ＥＴ４のダイオード接続により基準電位に接続され
ているので正電位に振れ込むと基準電位線よシ充電され
るのでＭＯ８Ｉ；’ＥＴ４のしきい値以上に正電位にな
る事はなく、−力負電位へ振れ込んだ時にはＭＯＳＦＥ
Ｔ４は非導通状態なので節点８の電荷は１）−Ｎ接合５
もしくはＰｗｉＯ８ＦＨＴ３を通じて基板を充電する事
になシ、この繰シ返しによシ亀源を圧に依存した一定１
：位が基板に供給される事になる。この給電レベルと電
源電圧との関係は第５図の直線ａに表わされる。即ち装
置で使用される電源は±１０チ〜２０％の幅で変動して
も動作可能な様に設計されている。従って基板電位もそ
れなシに変動す゛る事□になる。この基板電位は装置の
Ｐ−Ｎ接合に印加されるバイアスに相当するので、この
値はそのＰ−Ｎ接合のリーグ電流に強い影響を与え、特
にダイナミック型のＭＯＳメモリー装置の記憶保持時間
に強く影響する。この基板バイアスと記憶保持時間との
関係を第４図に示す。記憶保持時間は使用されるプロセ
ス条件によシ多少は異るがある基板バイアス点で最大と
なシその両側で悪くなる。
特に浅い電位側では急激に悪くなる為に実使用には耐え
られない。今、使用電源電圧が第５図のＶＣＣ、からＶ
ＣＣ２１で変化したとするとその時の発生する基板電位
はＶＢＢ、からＶＢＢ２に大きくなシ、この時の記憶保
持時間は第４図に示す様にｔＨ２がらｔＨ。
られない。今、使用電源電圧が第５図のＶＣＣ、からＶ
ＣＣ２１で変化したとするとその時の発生する基板電位
はＶＢＢ、からＶＢＢ２に大きくなシ、この時の記憶保
持時間は第４図に示す様にｔＨ２がらｔＨ。
に減少する。従って設計はワーストで考慮せねばならず
メモリー装置の大容量化に際し記憶保持時間を保障する
為にリフレッシュサイクルを大きくできなシ、シいては
テングサイズ増大の原因となシ、今後の大容量メモリー
装置の低歩留シをひきおこす事が考えられる。。
メモリー装置の大容量化に際し記憶保持時間を保障する
為にリフレッシュサイクルを大きくできなシ、シいては
テングサイズ増大の原因となシ、今後の大容量メモリー
装置の低歩留シをひきおこす事が考えられる。。
本発明はＭＯＳメモリー装置等の半導体装置に於て基板
バイアス発生回路にその出力レベルを電源変動に依らず
一定に維持できる手段を具備させる事で、記憶保持特性
又は回路の動作特性の安定化を実現させるものである。
バイアス発生回路にその出力レベルを電源変動に依らず
一定に維持できる手段を具備させる事で、記憶保持特性
又は回路の動作特性の安定化を実現させるものである。
以下本発明の実施例につき第２図〜帛５図に基づいて説
明する。
明する。
本発明は従来の基板バイアス発生回路の第１図において
ＭＯＳＦＥＴ３（７）代りＫＭ（ＪＳＦＥＴ ７′ヲ基
準電位との間に挿入して第２図の如く得られる。即ち節
点電位８は発振回路１の出力に依らず節点電位８の最大
振巾は基準電位との間に挿入されたＭＯＳＦＥＴ４及び
７のダイオード接続のしぎい値で決められるので発生す
る基板電位はは＃デ一定値となシミ源電圧と関係は第５
図の直線すで衣ゎされる。当然ながらダイナミックＩＶ
ＩＯＳメモリー装置の記憶保持特性は第４図の’Ｈｂと
なシ、この値は電源変動に依らず一定であるのでメモリ
ー装置のリフレッシュサイクルは装置の品質を下げる事
なく数倍から数十倍大きく設計できる。この事は大容量
のメモリー装置の大巾なる設計余裕を与え、歩留シの大
巾向上につながるものである。
ＭＯＳＦＥＴ３（７）代りＫＭ（ＪＳＦＥＴ ７′ヲ基
準電位との間に挿入して第２図の如く得られる。即ち節
点電位８は発振回路１の出力に依らず節点電位８の最大
振巾は基準電位との間に挿入されたＭＯＳＦＥＴ４及び
７のダイオード接続のしぎい値で決められるので発生す
る基板電位はは＃デ一定値となシミ源電圧と関係は第５
図の直線すで衣ゎされる。当然ながらダイナミックＩＶ
ＩＯＳメモリー装置の記憶保持特性は第４図の’Ｈｂと
なシ、この値は電源変動に依らず一定であるのでメモリ
ー装置のリフレッシュサイクルは装置の品質を下げる事
なく数倍から数十倍大きく設計できる。この事は大容量
のメモリー装置の大巾なる設計余裕を与え、歩留シの大
巾向上につながるものである。
又、本発明の他の実施例として第３図について説明する
。
。
発振装置１の出力レベルは電源電圧によ・２て変化しそ
の値が結合容量２を介しで基板電位発生回路に伝達され
るので、この出方レベルを制御する事でも基板電位を制
御できる。Ｊそこで発振出カレペルのクランプを目的と
したＭＯＳＦＥＴ７のダイオード１続を端子１′基準電
位との間に挿入しこれらのＭＯＳＦＥＴのしきい値を制
御する事で所定の基板電位を得る事ができる。
の値が結合容量２を介しで基板電位発生回路に伝達され
るので、この出方レベルを制御する事でも基板電位を制
御できる。Ｊそこで発振出カレペルのクランプを目的と
したＭＯＳＦＥＴ７のダイオード１続を端子１′基準電
位との間に挿入しこれらのＭＯＳＦＥＴのしきい値を制
御する事で所定の基板電位を得る事ができる。
前述した様に本発明は電源電圧の変動に依らずほぼ一定
の基板電位を発生できる手段を具備する−で記憶保持特
性を改善し、又微少リークを減少して大容量メモリー、
特にダイナミックＭＯｓメモリーの歩留シ向上に大きく
貢献できるものであ＃）ます。
の基板電位を発生できる手段を具備する−で記憶保持特
性を改善し、又微少リークを減少して大容量メモリー、
特にダイナミックＭＯｓメモリーの歩留シ向上に大きく
貢献できるものであ＃）ます。
第１図は従来例を示す図、第２図および第３図は本発明
の実施例を示す図、第４図はダイナミックＭＯ８メモリ
ーの記憶保持特性の基板電位依存性を示す図であシ、第
５図は電源電圧と基板電位と？関係を示しａは従来の関
係、ｂは本発明による関係を各り、ｒす図である・ １・・・・・・発振装置、１′・・・・・・その出々帽
子、２・・・・・・結合容量素子、３・・・・・・基板
電位充電用ＭＯ８ＦＥＴ。 ４・・・・・・基準電位充電用ｈｉ０８ＦＥＴ 、 ５
・・・・・・Ｐ−Ｎ接合ダイオード、６・・・・・・基
板端子、７・・・・・・クランプ用ＭＯ８Ｉｉ’ＥＴの
ダイオード接続、８・・・・・・基板充電用端子。 第４図 Ｖｓｓｃ Ｖａａ＋ｂ）Ｖｇａ２ＶＩｌＢ１１ Ｖ
ＢＢＩ Ｖ［ｌＢ第５図 ＢＢ ＶＣｃ＋ Ｖｃｃｏ Ｖｃｃ２ ３０３−
の実施例を示す図、第４図はダイナミックＭＯ８メモリ
ーの記憶保持特性の基板電位依存性を示す図であシ、第
５図は電源電圧と基板電位と？関係を示しａは従来の関
係、ｂは本発明による関係を各り、ｒす図である・ １・・・・・・発振装置、１′・・・・・・その出々帽
子、２・・・・・・結合容量素子、３・・・・・・基板
電位充電用ＭＯ８ＦＥＴ。 ４・・・・・・基準電位充電用ｈｉ０８ＦＥＴ 、 ５
・・・・・・Ｐ−Ｎ接合ダイオード、６・・・・・・基
板端子、７・・・・・・クランプ用ＭＯ８Ｉｉ’ＥＴの
ダイオード接続、８・・・・・・基板充電用端子。 第４図 Ｖｓｓｃ Ｖａａ＋ｂ）Ｖｇａ２ＶＩｌＢ１１ Ｖ
ＢＢＩ Ｖ［ｌＢ第５図 ＢＢ ＶＣｃ＋ Ｖｃｃｏ Ｖｃｃ２ ３０３−
Claims (2)
- （１）基板バイアス発生回路を内蔵する半導体装置に於
て前記基板バイアス発生回路の出力電圧を基準電位に対
して＃１は一定の値にクランプできる手段を具備したこ
とを特徴とする半導体装置。 - （２）基板バイアス発生回路の出力レベルを基準電位に
対してほぼ一定にクランプする手段が前記回路の出力端
子と基準電位線との間に挿入された少なくとも１つ以上
のダイオード接続されたＭＯＳＦＥＴよ多構成されるこ
とを特徴とする特許請求の範囲第（１）項に記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57123878A JPS5914665A (ja) | 1982-07-16 | 1982-07-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57123878A JPS5914665A (ja) | 1982-07-16 | 1982-07-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5914665A true JPS5914665A (ja) | 1984-01-25 |
Family
ID=14871599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57123878A Pending JPS5914665A (ja) | 1982-07-16 | 1982-07-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914665A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6248061A (ja) * | 1985-08-26 | 1987-03-02 | シ−メンス、アクチエンゲゼルシヤフト | 相補性回路技術による集積回路 |
| JPS6337892A (ja) * | 1986-07-30 | 1988-02-18 | Mitsubishi Electric Corp | ダイナミツクランダムアクセスメモリの基板電位発生回路 |
| JPH0459960U (ja) * | 1990-09-28 | 1992-05-22 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5739566A (en) * | 1980-08-22 | 1982-03-04 | Toshiba Corp | Semiconductor device |
| JPS5799766A (en) * | 1980-12-11 | 1982-06-21 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
-
1982
- 1982-07-16 JP JP57123878A patent/JPS5914665A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5739566A (en) * | 1980-08-22 | 1982-03-04 | Toshiba Corp | Semiconductor device |
| JPS5799766A (en) * | 1980-12-11 | 1982-06-21 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6248061A (ja) * | 1985-08-26 | 1987-03-02 | シ−メンス、アクチエンゲゼルシヤフト | 相補性回路技術による集積回路 |
| JPS6337892A (ja) * | 1986-07-30 | 1988-02-18 | Mitsubishi Electric Corp | ダイナミツクランダムアクセスメモリの基板電位発生回路 |
| US4797001A (en) * | 1986-07-30 | 1989-01-10 | Mitsubishi Denki Kabushiki Kaisha | Substrate bias generator for use in dynamic random access memory |
| JPH0459960U (ja) * | 1990-09-28 | 1992-05-22 |
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