JPH0459960U - - Google Patents

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JPH0459960U
JPH0459960U JP10326190U JP10326190U JPH0459960U JP H0459960 U JPH0459960 U JP H0459960U JP 10326190 U JP10326190 U JP 10326190U JP 10326190 U JP10326190 U JP 10326190U JP H0459960 U JPH0459960 U JP H0459960U
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substrate bias
capacitor
generation circuit
drain
gate
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【図面の簡単な説明】
第１図は本考案に係る基板バイアス発生回路の
回路図、第２図は、本考案に係る基板バイアス発
生回路の基板バイアス電圧ＶＢＢ対電源電圧ＶＤ
Ｄ特性図、第３図は従来例に係る基板バイアス発
生回路の回路図、第４図は従来例に係る基板バイ
アス発生回路の基板バイアスＶＢＢ対電源電圧Ｖ
ＤＤ特性図である。 ＯＳＣ……発振器、Ｃ……容量、Ｍ１……第１
のＭＯＳトランジスタ、Ｍ２……第２のＭＯＳト
ランジスタ、Ｍ３，Ｍ４，Ｍ５……ＭＯＳトラン
ジスタ、ＶＤＤ……電源電圧、ＶＳＳ……接地電
圧、ＶＢＢ……基板バイアス電圧、ＣＬＰ……ク
ランプ回路、Ｖｔ１，Ｖｔ２，Ｖｔ３，Ｖｔ４，
Ｖｔ５……しきい値電圧。

Claims (1)

  1. 【実用新案登録請求の範囲】 発振器ＯＳＣと、 前記発振器ＯＳＣの発振出力が一端に接続され
    た容量Ｃと、 前記容量Ｃの他の一端がドレインおよびゲート
    に接続され、ソースが接地電圧に接続された第１
    のＭＯＳトランジタＭ１と、 前記容量Ｃの他の一端がソースに接続され、ド
    レインとゲートが互いに接続され、該接続点から
    基板バイアスＶＢＢが取り出された第２のＭＯＳ
    トランジスタＭ２とを具備する基板バイアス発生
    回路において、 前記容量Ｃの他の一端と接地電位ＶＳＳの間に
    ソースとゲートとが接続された複数のＭＯＳトラ
    ンジスタを縦列接続してなるクランプ回路ＣＬＰ
    が設けられ、該クランプ回路ＣＬＰによつて基板
    バイアスを一定にクランプしたことを特徴とする
    基板バイアス発生回路。
JP10326190U 1990-09-28 1990-09-28 Pending JPH0459960U (ja)

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JPH0459960U true JPH0459960U (ja) 1992-05-22

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5914665A (ja) * 1982-07-16 1984-01-25 Nec Corp 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5914665A (ja) * 1982-07-16 1984-01-25 Nec Corp 半導体装置

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