JPS59147544A - パルス計数装置 - Google Patents
パルス計数装置Info
- Publication number
- JPS59147544A JPS59147544A JP2090083A JP2090083A JPS59147544A JP S59147544 A JPS59147544 A JP S59147544A JP 2090083 A JP2090083 A JP 2090083A JP 2090083 A JP2090083 A JP 2090083A JP S59147544 A JPS59147544 A JP S59147544A
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- Japan
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- counter
- value
- software
- read
- microprocessor
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセッサを用いてパルスゼネレー
タからのパルスを計数する装置に関するものである。
タからのパルスを計数する装置に関するものである。
サーボ系のディジタル化が進み、高性能の制御が要求さ
れて来ている現在、マイクロプロセッサを用いてサーボ
系を制御することが行われている。
れて来ている現在、マイクロプロセッサを用いてサーボ
系を制御することが行われている。
第６図はその例を示すものである。この場合、位置ルー
プの制御をマイクロプロセッサＭＰＵで行なおうとする
とき、パルスゼネレータＰＧをモータＭの位置検出器と
して用いた場合、モータの現在値に対応するパルスゼネ
レータＰＧの計数値を読み込んで処理する必要がある。
プの制御をマイクロプロセッサＭＰＵで行なおうとする
とき、パルスゼネレータＰＧをモータＭの位置検出器と
して用いた場合、モータの現在値に対応するパルスゼネ
レータＰＧの計数値を読み込んで処理する必要がある。
このとき問題となるのは、マイクロプロセソサがアクセ
スできるデータのビット数が、パルスゼネレータの計数
値に要求されるビット数より小さいことである。たとえ
ば、マイクロプロセッサにより、外部のパルスゼネレー
タのカウンタをアクセスできるピント数ごとに入力した
のでは、アクセスの途中でカウンタ値が変化することが
あり、正しい値を読むことはできない。また、マイクロ
プロセッサでカウンタを読んでいる間、カウンタの動作
を止めれば、読まれたデータそのものは正しいが、止め
ている間にパルスが入ってくればカウンタの値は誤差を
含むものとなる。
スできるデータのビット数が、パルスゼネレータの計数
値に要求されるビット数より小さいことである。たとえ
ば、マイクロプロセッサにより、外部のパルスゼネレー
タのカウンタをアクセスできるピント数ごとに入力した
のでは、アクセスの途中でカウンタ値が変化することが
あり、正しい値を読むことはできない。また、マイクロ
プロセッサでカウンタを読んでいる間、カウンタの動作
を止めれば、読まれたデータそのものは正しいが、止め
ている間にパルスが入ってくればカウンタの値は誤差を
含むものとなる。
以上のような問題点を解決するための従来技術の方法を
２例挙げて説明する。
２例挙げて説明する。
第１例は最も普通に行われている方法であり、これを第
１図に示す。この例では、マイクロプロセッサ（１１）
の外部に、必要なビット数のハードウェアカウンタ（１
２） （この例では１６ビソトのカウンタＣＮＴｌ〜
ＣＮＴ４ ）を用意し、パルスゼネレータの計数はこ
のハードウェアカウンタ（１２）だけで行う。更に、カ
ウンタと直結してデータラッチ回路（１３） （ＬＡ
ＴＣＨＩ〜４）を用意し、あるタイミングでハードウェ
アカウンタ（１２）のデータを全ビット同時にデータラ
ンチ回路（１３）にランチすることができるようにする
。マイクロプロセッサ（ＩＩ）からパルスゼネレータの
カウンタ値を読みたい場合には、まずデータランチ信号
を出力し、ラッチされたデータを順次非同期に、読みた
いタイミングでマイクロプロセッサ（１１）に読み込め
ばよい。この例の欠点は、必要ピッ１−敗だけハードウ
ェアカウンタ（１２）とランチ回路（１３）が必要であ
り、ハードウェアのコストが高く、回路も複雑となるこ
とである。
１図に示す。この例では、マイクロプロセッサ（１１）
の外部に、必要なビット数のハードウェアカウンタ（１
２） （この例では１６ビソトのカウンタＣＮＴｌ〜
ＣＮＴ４ ）を用意し、パルスゼネレータの計数はこ
のハードウェアカウンタ（１２）だけで行う。更に、カ
ウンタと直結してデータラッチ回路（１３） （ＬＡ
ＴＣＨＩ〜４）を用意し、あるタイミングでハードウェ
アカウンタ（１２）のデータを全ビット同時にデータラ
ンチ回路（１３）にランチすることができるようにする
。マイクロプロセッサ（ＩＩ）からパルスゼネレータの
カウンタ値を読みたい場合には、まずデータランチ信号
を出力し、ラッチされたデータを順次非同期に、読みた
いタイミングでマイクロプロセッサ（１１）に読み込め
ばよい。この例の欠点は、必要ピッ１−敗だけハードウ
ェアカウンタ（１２）とランチ回路（１３）が必要であ
り、ハードウェアのコストが高く、回路も複雑となるこ
とである。
第２例は、第２図に示すように、パルスゼネレータのカ
ウンタとして必要なビット数より少ないビット数のハー
ドウェアカウンタ（２２） （通常はマイクロプロセ
ッサ（２１）でアクセスできるビット数以下）を用意し
、パルスゼネレータのカウンタ値（ソフトウェアカウン
タ（２３）となる）を知りたい場合には、ハードウェア
カウンタ（２２）を読み込み、この値とソフトウェアカ
ウンタ（２３）との加算によりソフトウェアカウンタ値
とすることで行われる。しかし、パルスゼネレータのパ
ルス入力とマイクロプロセッサ（２１）からのリード（
読込）動作は全く非同期に行われるため、リード動作中
にカウンタ値が変化してしまうおそれがある。このため
、リード動作中ばカウンタ値は変化せず、かつカウンタ
の計数誤差も生じないようにするようなゲートアービタ
（２４） （ゲート仲介回路）を必要とする。ゲート
アービタ（２４）は非同期の信号間の調整をし、しかも
パルスゼネレータの高速信号に対しても誤差のないよう
にすることが必要なため、複雑な回路となる欠点がある
。
ウンタとして必要なビット数より少ないビット数のハー
ドウェアカウンタ（２２） （通常はマイクロプロセ
ッサ（２１）でアクセスできるビット数以下）を用意し
、パルスゼネレータのカウンタ値（ソフトウェアカウン
タ（２３）となる）を知りたい場合には、ハードウェア
カウンタ（２２）を読み込み、この値とソフトウェアカ
ウンタ（２３）との加算によりソフトウェアカウンタ値
とすることで行われる。しかし、パルスゼネレータのパ
ルス入力とマイクロプロセッサ（２１）からのリード（
読込）動作は全く非同期に行われるため、リード動作中
にカウンタ値が変化してしまうおそれがある。このため
、リード動作中ばカウンタ値は変化せず、かつカウンタ
の計数誤差も生じないようにするようなゲートアービタ
（２４） （ゲート仲介回路）を必要とする。ゲート
アービタ（２４）は非同期の信号間の調整をし、しかも
パルスゼネレータの高速信号に対しても誤差のないよう
にすることが必要なため、複雑な回路となる欠点がある
。
この発明は、このような従来の問題点を解消して、ハー
ドウェアカウンタの数を従来のものに比して減らずこと
ができ、マイクロプロセッサがアクセスできるデータの
ビット数がパルスゼネレータのパルス計数値に要求され
るビット数より小さくても、誤差のない計数が可能とな
る装置を提供することを目的とするものである。
ドウェアカウンタの数を従来のものに比して減らずこと
ができ、マイクロプロセッサがアクセスできるデータの
ビット数がパルスゼネレータのパルス計数値に要求され
るビット数より小さくても、誤差のない計数が可能とな
る装置を提供することを目的とするものである。
本発明は、ｎビット可逆カウンタと、この可逆カウンタ
の計数値を演算処理するマイクロプロセッサとを備えた
パルス計数装置において、前記可逆カウンタの計数値を
読込信号に応じて読み込むデータリード部と、前記マイ
クロプロセッサに割込信号が入ったときのみ計数値を２
ｎだけ変化させるソフトウェアベースカウンタ部と、こ
のソフトウェアベースカウンタ部の計数値と前記データ
リード部のリードデータ値との加算値を出力するソフト
ウェアカウンタ部とを前記マイクロプロセッサに具備し
、 前記可逆カウンタのキャリー信号による割り込み時には
前記ソフトウェアベースカウンタの計数値に２ｎを加算
して前記リードデータ値を０とし、前記可逆カウンタの
ボロー信号による割り込み時には前記ソフトウェアベー
スカウンタの計数値から２ｎを減算して前記リードデー
タ値を２ｎ−１として、前記ソフトウェアカウンタ部の
出力によって前記可逆カウンタに入力するパルス数を計
数する構成としたことを特徴とするパルス計数装置に係
るものである。
の計数値を演算処理するマイクロプロセッサとを備えた
パルス計数装置において、前記可逆カウンタの計数値を
読込信号に応じて読み込むデータリード部と、前記マイ
クロプロセッサに割込信号が入ったときのみ計数値を２
ｎだけ変化させるソフトウェアベースカウンタ部と、こ
のソフトウェアベースカウンタ部の計数値と前記データ
リード部のリードデータ値との加算値を出力するソフト
ウェアカウンタ部とを前記マイクロプロセッサに具備し
、 前記可逆カウンタのキャリー信号による割り込み時には
前記ソフトウェアベースカウンタの計数値に２ｎを加算
して前記リードデータ値を０とし、前記可逆カウンタの
ボロー信号による割り込み時には前記ソフトウェアベー
スカウンタの計数値から２ｎを減算して前記リードデー
タ値を２ｎ−１として、前記ソフトウェアカウンタ部の
出力によって前記可逆カウンタに入力するパルス数を計
数する構成としたことを特徴とするパルス計数装置に係
るものである。
以下本発明を実施例に基いて説明する。
第３図は本発明の構成を示すものであり、マイクロプロ
セッサ（１）の他に必要なハードウェアとしては、ｎビ
ットのカウンタ（２）（パルスゼネレータのカウンタと
して必要なビット数Ｍより当然小さい）と、このカウン
タ（２）の読込回路（３）のみである。
セッサ（１）の他に必要なハードウェアとしては、ｎビ
ットのカウンタ（２）（パルスゼネレータのカウンタと
して必要なビット数Ｍより当然小さい）と、このカウン
タ（２）の読込回路（３）のみである。
インクラブド処理はマイクロプロセッサ（１）に含まれ
る機能とする。
る機能とする。
ハードウェアカウンタ（２）の状態は、マイクロプロセ
ッサ（１）のＲＤ （ＲＥＡＤ−読込）信号によりマイ
クロプロセッサに読み込まれるようになっており、ハー
ドカウンタ（２）のキャリー（ＣＡＲＲＹ ）ラインば
マイクロプロセッサ（１１のＩＮＴＯ（インタラブドラ
イン０）に、ボロー（ＢＯＲＲＯＷ）ラインはｌＮＴ１
（インタラブドライン１）に結ばれている。インクラ
ブドラインが１本しかないマイクロプロセッサではキャ
リーとボローの論理和でインクラブドをかけ、いずれの
インタラブドかを要因判別すればよい。
ッサ（１）のＲＤ （ＲＥＡＤ−読込）信号によりマイ
クロプロセッサに読み込まれるようになっており、ハー
ドカウンタ（２）のキャリー（ＣＡＲＲＹ ）ラインば
マイクロプロセッサ（１１のＩＮＴＯ（インタラブドラ
イン０）に、ボロー（ＢＯＲＲＯＷ）ラインはｌＮＴ１
（インタラブドライン１）に結ばれている。インクラ
ブドラインが１本しかないマイクロプロセッサではキャ
リーとボローの論理和でインクラブドをかけ、いずれの
インタラブドかを要因判別すればよい。
マイクロプロセッサ（１）の中には、データリード（Ｄ
ＡＴ八−ＲＥＡＤ ） 、 ソフトウェアカウンタｆ
４１ （ＳＯＦＴＷＡＲＥ−ＣＯＵＮＴＥＲ）およびソ
フトウェアベースカウンタ（５１（ＳＯＦＴ闇ＲＥ−Ｂ
ＡＳＩＥ−ＣＯＵＮＴＥＲ）なる変数領域を用意する。
ＡＴ八−ＲＥＡＤ ） 、 ソフトウェアカウンタｆ
４１ （ＳＯＦＴＷＡＲＥ−ＣＯＵＮＴＥＲ）およびソ
フトウェアベースカウンタ（５１（ＳＯＦＴ闇ＲＥ−Ｂ
ＡＳＩＥ−ＣＯＵＮＴＥＲ）なる変数領域を用意する。
データリードはｎビット変数で、ハードウェアカウンタ
を読んだときのデータが入る。
を読んだときのデータが入る。
ソフトウェアカウンタ（４）及びソフトウェアベースカ
ウンタ（５）は共にＭビットである。
ウンタ（５）は共にＭビットである。
上記回路の動作は次のように行われる。
パルスゼネレータ計数値であるソフトウェアカウンタ（
４）の値を知りたい場合には、 ■ハードカウンタの値をリードデータに読み込む。
４）の値を知りたい場合には、 ■ハードカウンタの値をリードデータに読み込む。
■ ■で得られたデータの値とソフトウェアベースカウ
ンタ（５）の値との和をソフトウェアカウンタ（４）の
値とする。
ンタ（５）の値との和をソフトウェアカウンタ（４）の
値とする。
つまり
ソフトウェアカウンタ（４）の計数値
＝ソフトウェアベースカウンタ（５）の計数値＋リード
データの値 ・・・１式 キャリー信号によるインクラブド時には、■ ソフトウ
ェアベースカウンタ（５）の値にＮを加算し ■ リードデータの値を０とする。但しＮ＝２ｎである
。
データの値 ・・・１式 キャリー信号によるインクラブド時には、■ ソフトウ
ェアベースカウンタ（５）の値にＮを加算し ■ リードデータの値を０とする。但しＮ＝２ｎである
。
ボロー信号によるインタラブドの場合には、■ ソフト
ウェアベースカウンタ（５）からＮを減算し ■ リードデータの値をＮ−１とする。
ウェアベースカウンタ（５）からＮを減算し ■ リードデータの値をＮ−１とする。
上記動作において、インクラブドにより行われる処理は
、一旦インタラプトになるとインクラブド以外のプログ
ラムにより行われる処理を中断して優先的に実行される
ものとし、また上記１式の実行中はインタラブドを禁止
するものとする。
、一旦インタラプトになるとインクラブド以外のプログ
ラムにより行われる処理を中断して優先的に実行される
ものとし、また上記１式の実行中はインタラブドを禁止
するものとする。
第４図に処理プログラムのフローを示す。
第５図はカウンタの動作を説明するためのタイムチャー
トであり、＋５０パルスの後−５０パルスを計数する場
合の各カウンタ値などを示したものである。ハードウェ
アカウンタはカウントを中断することなく、またリセッ
トも不要である。
トであり、＋５０パルスの後−５０パルスを計数する場
合の各カウンタ値などを示したものである。ハードウェ
アカウンタはカウントを中断することなく、またリセッ
トも不要である。
上述したように本発明によれば、マイクロプロセッサを
用いたパルスゼネレータの計数回路について、マイクロ
プロセッサを除く部分のハードウェアが極めて小規模で
安価なものとなり、計数回路の小型化及び価格低減に大
きな効果がある。
用いたパルスゼネレータの計数回路について、マイクロ
プロセッサを除く部分のハードウェアが極めて小規模で
安価なものとなり、計数回路の小型化及び価格低減に大
きな効果がある。
第１図及び第２図はそれぞれ従来の計数回路の構成を示
すブロック図、第３図は本発明の実施例の構成を示すブ
ロック図、第４図は本発明によるフローチャート、第５
図はカウンタの動作を示すタイムチャート、第６図はマ
イクロプロセッサを位置サーボ系に用いた場合の従来の
回路構成を示すブロック図である。 （１）：マイクロプロセッサ （２）：カウンタ ０ （３）：読込回路 （４）：ソフトウエアカウンタ （５）：ソフトウエアベースカウンタ 特許出願人 株式会社 安川電機製作所代理人 手掘
益（ほか２名） １ 特開昭５９−１４７５４４（７）
すブロック図、第３図は本発明の実施例の構成を示すブ
ロック図、第４図は本発明によるフローチャート、第５
図はカウンタの動作を示すタイムチャート、第６図はマ
イクロプロセッサを位置サーボ系に用いた場合の従来の
回路構成を示すブロック図である。 （１）：マイクロプロセッサ （２）：カウンタ ０ （３）：読込回路 （４）：ソフトウエアカウンタ （５）：ソフトウエアベースカウンタ 特許出願人 株式会社 安川電機製作所代理人 手掘
益（ほか２名） １ 特開昭５９−１４７５４４（７）
Claims (1)
- 【特許請求の範囲】 ］、 ｎビット可逆カウンタと、この可逆カウンタの
計数値を演算処理するマイクロプロセッサとを備えたパ
ルス計数装置において、 前記可逆カウンタの計数値を読込信号に応じて読み込む
データリード部と、前記マイクロプロセッサに割込信号
が入ったときのみ計数値を２ｒＬだけ変化させるソフト
ウェアベースカウンタ部と、このソフトウェアベースカ
ウンタ部の計数値と前記データリード部のり一ドデータ
値との加算値を出力するソフトウェアカウンタ部とを前
記マイクロプロセッサに具備し、 前記可逆カウンタのキャリー信号による割り込み時には
前記ソフトウェアベースカウンタの計数値に２ｎを加算
して前記リードデータ値を０とし、前記可逆カウンタの
ポロー信号による割り込み時には前記ソフトウェアベー
スカウンタの計数値から２ｎを減算して前記リードデー
タ値を２７−１として、前記ソフトウェアカウンタ部の
出力によって前記可逆カウンタに入力するパルス数を計
数する構成としたことを特徴とするパルス計数装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2090083A JPS59147544A (ja) | 1983-02-10 | 1983-02-10 | パルス計数装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2090083A JPS59147544A (ja) | 1983-02-10 | 1983-02-10 | パルス計数装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59147544A true JPS59147544A (ja) | 1984-08-23 |
Family
ID=12040102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2090083A Pending JPS59147544A (ja) | 1983-02-10 | 1983-02-10 | パルス計数装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59147544A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0652682A3 (de) * | 1993-08-30 | 1997-04-09 | Siemens Ag | Schaltungsanordnung zum Bestimmen der Auftrittszeitpunkte von einer Mikroprozessoranordnung zugeführten Steuersignalen. |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5329774A (en) * | 1976-09-01 | 1978-03-20 | Hitachi Ltd | Recording method for occurrence of phenomenon |
| JPS57174722A (en) * | 1981-04-21 | 1982-10-27 | Toshiba Corp | Data processor |
-
1983
- 1983-02-10 JP JP2090083A patent/JPS59147544A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5329774A (en) * | 1976-09-01 | 1978-03-20 | Hitachi Ltd | Recording method for occurrence of phenomenon |
| JPS57174722A (en) * | 1981-04-21 | 1982-10-27 | Toshiba Corp | Data processor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0652682A3 (de) * | 1993-08-30 | 1997-04-09 | Siemens Ag | Schaltungsanordnung zum Bestimmen der Auftrittszeitpunkte von einer Mikroprozessoranordnung zugeführten Steuersignalen. |
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