JPS59147594A - 時分割交換回路 - Google Patents
時分割交換回路Info
- Publication number
- JPS59147594A JPS59147594A JP2186883A JP2186883A JPS59147594A JP S59147594 A JPS59147594 A JP S59147594A JP 2186883 A JP2186883 A JP 2186883A JP 2186883 A JP2186883 A JP 2186883A JP S59147594 A JPS59147594 A JP S59147594A
- Authority
- JP
- Japan
- Prior art keywords
- data
- gate
- matrix
- input
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、時分割交換回路に闘し、特に高集積回路技術
を用いて構成される時分割データ交換回路に関するもの
である。
を用いて構成される時分割データ交換回路に関するもの
である。
り四スバ交換機や従来の電子交換機（例えばＤ１０型）
等の交換機の通話路が、空間的に配置されたスイッチの
接点群を機械的に開閉することにより交換接続を行って
いる（空間分割交換）のに対して、ディジタル交換機で
は、音声等の伝達すべき情報を通話路上に時分割多重化
しておき、その時間的な位置を入れ替えたり、ハイウェ
イ上ノ１信号を他のハイウェイに移し替えたりすること
により交換接続を行う（時分割交換）。時分割多重化さ
れているハイウェイ上のデータを交換する時分割交換回
路としては、例えば特開昭５５〜５６６９３号余報に記
載の構成がある。これは、第１図に示すように、入ハイ
ウェイ１から入力される１フレ一ム分（Ｔタイムスロッ
ト）のデータは入側シフトレジスタ２１に入って空間的
に展開され、次にそのデータはゲート・マトリクス２２
で空間的に交換された後、出側シフトレジスタ２３ヘセ
ツドされる。
等の交換機の通話路が、空間的に配置されたスイッチの
接点群を機械的に開閉することにより交換接続を行って
いる（空間分割交換）のに対して、ディジタル交換機で
は、音声等の伝達すべき情報を通話路上に時分割多重化
しておき、その時間的な位置を入れ替えたり、ハイウェ
イ上ノ１信号を他のハイウェイに移し替えたりすること
により交換接続を行う（時分割交換）。時分割多重化さ
れているハイウェイ上のデータを交換する時分割交換回
路としては、例えば特開昭５５〜５６６９３号余報に記
載の構成がある。これは、第１図に示すように、入ハイ
ウェイ１から入力される１フレ一ム分（Ｔタイムスロッ
ト）のデータは入側シフトレジスタ２１に入って空間的
に展開され、次にそのデータはゲート・マトリクス２２
で空間的に交換された後、出側シフトレジスタ２３ヘセ
ツドされる。
ゲート・マトリクス２２の各ゲートは、あらかじめ特定
のデータをセットしであるシ７トレジスタ群２４の内容
によってその開閉が制御されている。出側シフトレジス
タ２３にセットされた１フレ一ム分のデータは、出ハイ
ウエイ２上へ直列に出力される。この結果、入ハイウエ
イ１上のタイムスロット位置が変換されて出ハイウエイ
２上へ現われ時分割交換動作を実現している。
のデータをセットしであるシ７トレジスタ群２４の内容
によってその開閉が制御されている。出側シフトレジス
タ２３にセットされた１フレ一ム分のデータは、出ハイ
ウエイ２上へ直列に出力される。この結果、入ハイウエ
イ１上のタイムスロット位置が変換されて出ハイウエイ
２上へ現われ時分割交換動作を実現している。
従ってこの回路をＬＳＩ化する場合、少くとも１２個の
ゲート（ゲート・マトリクス２２相当分）とＴ２ ビ
ットのジアドレジスタメモリとを１チツプに集積化する
必要がある。
ゲート（ゲート・マトリクス２２相当分）とＴ２ ビ
ットのジアドレジスタメモリとを１チツプに集積化する
必要がある。
第１図に示すシフトレジスタ群２４を、高集積化に向い
ているＣＭＯ８回路で構成した場合、１ビット当りの所
要トランジスタ（以下Ｔｒと略す）数は、リフレッシュ
を必要とするダイナシック形回路でも８Ｔ程度、リフレ
ッシュが不要なスタテインク形回路では２倍の１６Ｔｒ
程度を必要とする。
ているＣＭＯ８回路で構成した場合、１ビット当りの所
要トランジスタ（以下Ｔｒと略す）数は、リフレッシュ
を必要とするダイナシック形回路でも８Ｔ程度、リフレ
ッシュが不要なスタテインク形回路では２倍の１６Ｔｒ
程度を必要とする。
一方、ゲートは通常２人カアンドゲートが４Ｔｒ程度で
構成できる。このことから、第１図に示す回路をＬＳＩ
化した場合の必要回路量（Ｔ数）の大部分は制御用シフ
）レジスタによって占められる。集積回路技術が許す範
囲（一定Ｔｒ数の範囲）で、できるだけ規模の大きい（
タイムスロット数Ｔの大きい）交換回路を実現するため
、ゲートの制御をより少ない回路量で行える方法が望ま
れていた。
構成できる。このことから、第１図に示す回路をＬＳＩ
化した場合の必要回路量（Ｔ数）の大部分は制御用シフ
）レジスタによって占められる。集積回路技術が許す範
囲（一定Ｔｒ数の範囲）で、できるだけ規模の大きい（
タイムスロット数Ｔの大きい）交換回路を実現するため
、ゲートの制御をより少ない回路量で行える方法が望ま
れていた。
本発明の目的は、このような要求を満足させるため、シ
フトレジスタ群に付加されたゲート制御機能を少ない回
路量で実現し、ＬＳＩ化した際、できるだけ大規模の交
換を行うことが可能な時分割交換回路を提供することに
ある。
フトレジスタ群に付加されたゲート制御機能を少ない回
路量で実現し、ＬＳＩ化した際、できるだけ大規模の交
換を行うことが可能な時分割交換回路を提供することに
ある。
時分割多重された入ハイウェイからのデータを展開する
入側シフトレジスタと、出ハイウェイに送出するデータ
を集束する出側シフ）レジスタと、上記両シフトレジス
タの間に位置するゲート・マトリクスを設け、入ハイウ
ェイからの１フレ一ム分の入力データを上記入側シフト
レジスタで空間的に展開した後、上記ゲート・マ） Ｉ
Ｊクスで空間的に交換し、上記出側シフトレジスタから
時分割多重形式の出力データを出ハイウェイに送出する
時分割交換回路において、上記ゲート・マトリクスの各
ゲートの開閉を常時並列に制御するメモリ・セルをマト
リクス状に配列し、全体を１つのランダム・アクセス・
メモリの構成にした制御メモリを設けることに特徴があ
る。
入側シフトレジスタと、出ハイウェイに送出するデータ
を集束する出側シフ）レジスタと、上記両シフトレジス
タの間に位置するゲート・マトリクスを設け、入ハイウ
ェイからの１フレ一ム分の入力データを上記入側シフト
レジスタで空間的に展開した後、上記ゲート・マ） Ｉ
Ｊクスで空間的に交換し、上記出側シフトレジスタから
時分割多重形式の出力データを出ハイウェイに送出する
時分割交換回路において、上記ゲート・マトリクスの各
ゲートの開閉を常時並列に制御するメモリ・セルをマト
リクス状に配列し、全体を１つのランダム・アクセス・
メモリの構成にした制御メモリを設けることに特徴があ
る。
第２図は、本発明の実施例を示す時分割交換回路の構成
図である。
図である。
本発明においては、時分割多重された入ハイウェイ１か
らのデータを展開する入側シフトレジスタ２１と、゛出
ハイウェイ２に送出するデータを集束する出側シフ）レ
ジスタ２３と、これら両シフトレジスタ２１．２３の間
に位置するゲート・マトリクス２２とを、従来と同じよ
うに配置する。
らのデータを展開する入側シフトレジスタ２１と、゛出
ハイウェイ２に送出するデータを集束する出側シフ）レ
ジスタ２３と、これら両シフトレジスタ２１．２３の間
に位置するゲート・マトリクス２２とを、従来と同じよ
うに配置する。
しかし、第１図のゲート・マトリクス２２のオン・オフ
を個々に制御するシフトレジスタ群２４を削除し、それ
に相当するものとして、制御メモリすなわちメモリ・セ
ル群（ＴＸＴビット）３１を新たに設ける。このメモリ
・セル群３１は、通常のＭＯＳ ＲＡＭ（ランダム・
アクセス・メモリ）と同一技術で製作すれば、ダイナミ
ック形の場合にはＩＴ／ビットで構成でき、シフトレジ
スタで製作した場合の８Ｔｒ／ビツトに比べて全体の回
路量を大幅に減少することができる。また、行選択回路
３２、列選択回路３３、入出力制御回路３４は、通常の
ＲＡＭと全く同一でよい。ただし、通常のＲＡＭは、入
出力制御回路３４を通して１時刻には１つのアドレスに
対する書込みまたは読出ししかできないが、第２図に示
す入出力制御囲路舎からは同時に（ＴＸＴ）ビットの内
容が（ＴＸＴ）個のゲートの開閉を制御するようＬＳＩ
内部で各メモリ・セル３１の並列出力を取り出すような
ゲート・マトリクス制御縁３５を施しである。このため
、１ビット当りの回路量が少ないＲＡＭの構成を利用し
て、第１図に示す回路と同じ交換機能を実現できること
となる。
を個々に制御するシフトレジスタ群２４を削除し、それ
に相当するものとして、制御メモリすなわちメモリ・セ
ル群（ＴＸＴビット）３１を新たに設ける。このメモリ
・セル群３１は、通常のＭＯＳ ＲＡＭ（ランダム・
アクセス・メモリ）と同一技術で製作すれば、ダイナミ
ック形の場合にはＩＴ／ビットで構成でき、シフトレジ
スタで製作した場合の８Ｔｒ／ビツトに比べて全体の回
路量を大幅に減少することができる。また、行選択回路
３２、列選択回路３３、入出力制御回路３４は、通常の
ＲＡＭと全く同一でよい。ただし、通常のＲＡＭは、入
出力制御回路３４を通して１時刻には１つのアドレスに
対する書込みまたは読出ししかできないが、第２図に示
す入出力制御囲路舎からは同時に（ＴＸＴ）ビットの内
容が（ＴＸＴ）個のゲートの開閉を制御するようＬＳＩ
内部で各メモリ・セル３１の並列出力を取り出すような
ゲート・マトリクス制御縁３５を施しである。このため
、１ビット当りの回路量が少ないＲＡＭの構成を利用し
て、第１図に示す回路と同じ交換機能を実現できること
となる。
なお、第２図に示すような、通常のＲＡＭと同じ入出力
制御囲路３４によると、特定アドレスの内容を書替える
時に必要なアクセスタイムとじては、もちろん通常のＲ
ＡＭと同程度の時間を要する。しかし、本発明の回路構
成では、１７レームの全情報をシフトレジスタ２１によ
って空間展開してからゲート・マトリクス２２を用いて
瞬時に交換する方式であるため、ゲーＢＨυ御情報は１
フレームの最後の時刻で確定していればよく、それ以前
の時間には書替え中、保守読出し中、あるいはダイナミ
ック形の場合はリフレッシュ中であっても何ら交換機能
を損うこととならない。
制御囲路３４によると、特定アドレスの内容を書替える
時に必要なアクセスタイムとじては、もちろん通常のＲ
ＡＭと同程度の時間を要する。しかし、本発明の回路構
成では、１７レームの全情報をシフトレジスタ２１によ
って空間展開してからゲート・マトリクス２２を用いて
瞬時に交換する方式であるため、ゲーＢＨυ御情報は１
フレームの最後の時刻で確定していればよく、それ以前
の時間には書替え中、保守読出し中、あるいはダイナミ
ック形の場合はリフレッシュ中であっても何ら交換機能
を損うこととならない。
第２図の回路における動作は、次のとおりである。
入ハイウエイ１上の１フレ一ム分の直列入力データが入
側シフトレジスタ（直列人力、並列出力）２１上へ空間
的に（Ｔタイムスロットのｆ−夕Ｔビットが、入側シフ
トレジスタ２１の各ビット対応位置に）展開される。
側シフトレジスタ（直列人力、並列出力）２１上へ空間
的に（Ｔタイムスロットのｆ−夕Ｔビットが、入側シフ
トレジスタ２１の各ビット対応位置に）展開される。
次に、そのデータはゲート・マトリクス（空間スイッチ
）２２へ入力され、ぞのゲート・マトリクス２２で空間
的に交換された後の１フレ一ム分のデータが出側シフト
レジスタ（並列入力、直列出力）２３上ヘセツトされる
。ここで、ゲート・マトリクス２２の各ゲートは、あら
かじめ特定のデータをセットしであるメモリ・セル群３
１の各ビット対応位置の内容によって、全ピット会同時
に常時開閉が制御されている。出側シフトレジスタ２３
にセットされたｌフレーム分のデータは出ハイウエイ２
上へ直列に出力される。
）２２へ入力され、ぞのゲート・マトリクス２２で空間
的に交換された後の１フレ一ム分のデータが出側シフト
レジスタ（並列入力、直列出力）２３上ヘセツトされる
。ここで、ゲート・マトリクス２２の各ゲートは、あら
かじめ特定のデータをセットしであるメモリ・セル群３
１の各ビット対応位置の内容によって、全ピット会同時
に常時開閉が制御されている。出側シフトレジスタ２３
にセットされたｌフレーム分のデータは出ハイウエイ２
上へ直列に出力される。
第５図は、第２図の制御メモリの１フレーム内の動作時
間割付は例を示す図である。
間割付は例を示す図である。
第３図では、ｌフレームを構成する同期情報およびタイ
ムスロット番号１〜Ｔのデータが入側シフトレジスタ２
１に入力している期間に、制御メモリではリフレッシュ
動作および読み出し、舊き込みを行い、最後のタイムス
ロット番号Ｔが入力し終る前にゲート・マトリクス２２
に対して情報を送出し、次の１フレームの同期情報の時
間内にゲート・マトリクス２２による交換動作を行う。
ムスロット番号１〜Ｔのデータが入側シフトレジスタ２
１に入力している期間に、制御メモリではリフレッシュ
動作および読み出し、舊き込みを行い、最後のタイムス
ロット番号Ｔが入力し終る前にゲート・マトリクス２２
に対して情報を送出し、次の１フレームの同期情報の時
間内にゲート・マトリクス２２による交換動作を行う。
したがって、アクセス速度の遅いＲＡＭの構成を利用し
ても、１フレームの時間内にメモリの内容を複数ケ所書
替えることは十分可能である。また、交換情報の速度（
人、出ハイウェイのビットレート）も、従来の第１図に
示される回路と同様、人。
ても、１フレームの時間内にメモリの内容を複数ケ所書
替えることは十分可能である。また、交換情報の速度（
人、出ハイウェイのビットレート）も、従来の第１図に
示される回路と同様、人。
出力シフトレジスタ２１．２３の速度限界まで動作可能
である。
である。
以上説明したように、本発明によれば、ゲート・マ）
ＩＪクスの各ゲートの制御を、通常のＲＡＭと同一の回
路により行うことができるので、制御メモリの回路量を
減少できる。したがって、ＬＳＩ化した際のトランジス
タ数を少なくてよく、ＬＳＩ化交換回路として回路量の
割に大規模な交換機能を実現できる利点がある。
ＩＪクスの各ゲートの制御を、通常のＲＡＭと同一の回
路により行うことができるので、制御メモリの回路量を
減少できる。したがって、ＬＳＩ化した際のトランジス
タ数を少なくてよく、ＬＳＩ化交換回路として回路量の
割に大規模な交換機能を実現できる利点がある。
第１図は従来の時分割交換回路の構成図、第２図は本発
明の実施例を示す時分割交換回路の構成図、第３図は第
２図の回路における動作時間の割付は例を示す図である
。 ｌ：入ハイウェイ、２：出ハイウェイ、２１−入側シフ
トレジスタ、２２：ゲート・マトリクス、２３：出側シ
フトレジスタ、２４：制御用シフトレジスタＩｈ” 、
３１ ：メモリ・セル群、３２：行選択回路、３３二列
選択属路、３４＝入出力制御回１ｍ、３．５：ゲート・
マトリクス制御線。
明の実施例を示す時分割交換回路の構成図、第３図は第
２図の回路における動作時間の割付は例を示す図である
。 ｌ：入ハイウェイ、２：出ハイウェイ、２１−入側シフ
トレジスタ、２２：ゲート・マトリクス、２３：出側シ
フトレジスタ、２４：制御用シフトレジスタＩｈ” 、
３１ ：メモリ・セル群、３２：行選択回路、３３二列
選択属路、３４＝入出力制御回１ｍ、３．５：ゲート・
マトリクス制御線。
Claims (1)
- 入ハイウェイからの１フレ一ム分の入力データを入側シ
フトレジスタで空間的に展開した後、ゲート・マ）＋１
クスで空間的に交換し、出側シフトレジスタから時分割
多重形式の出力データを出ハイウェイに送出する時分割
交換回路において、上記ゲート・マトリクスの各ゲート
の開閉を常時並列に制御するメモリ・セルをマトリクス
状に配列し、該マトリクス状の全体を１つのランダム・
アクセス・メモリの構成にした制御メモリを設けること
を特徴とする時分割交換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2186883A JPS59147594A (ja) | 1983-02-10 | 1983-02-10 | 時分割交換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2186883A JPS59147594A (ja) | 1983-02-10 | 1983-02-10 | 時分割交換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59147594A true JPS59147594A (ja) | 1984-08-23 |
Family
ID=12067101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2186883A Pending JPS59147594A (ja) | 1983-02-10 | 1983-02-10 | 時分割交換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59147594A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120192A (ja) * | 1985-11-18 | 1987-06-01 | ジ−メンス・アクチエンゲゼルシヤフト | デジタル信号分配装置 |
-
1983
- 1983-02-10 JP JP2186883A patent/JPS59147594A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120192A (ja) * | 1985-11-18 | 1987-06-01 | ジ−メンス・アクチエンゲゼルシヤフト | デジタル信号分配装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3028963B2 (ja) | ビデオメモリ装置 | |
| US3678205A (en) | Modular switching network | |
| KR100235134B1 (ko) | 메모리장치 및 직.병렬 데이터 변환회로 | |
| US4771420A (en) | Time slot interchange digital switched matrix | |
| KR960700599A (ko) | 데이타 전달 스위치, 억세스 제어형 비동기식 전달 모드(ATM)스위치 및 정보 셀 흐름 제어 방법(Controlled Access ATM Switch) | |
| JPS57119589A (en) | Circuit device for time division communication exchanger | |
| CA1127766A (en) | Time division switching circuit with time slot interchange | |
| JPS5917596B2 (ja) | 時分割通話路スイッチ回路 | |
| JPH0337359B2 (ja) | ||
| JPH0336359B2 (ja) | ||
| JP2725700B2 (ja) | 時分割多元交換方式 | |
| JPS614393A (ja) | 時間スイツチ回路 | |
| JPS6219120B2 (ja) | ||
| JP2005182530A (ja) | メモリインターフェース装置、およびメモリインターフェース制御方法 | |
| JPS61116496A (ja) | 時間スイツチモジユ−ル | |
| JPS6016789A (ja) | 時分割交換回路 | |
| JPH022299A (ja) | 時間スイッチ回路 | |
| JP2894016B2 (ja) | パケットスイッチ | |
| JPH01176197A (ja) | 時分割多元交換方式 | |
| KR920006972A (ko) | 반도체 메모리 장치 | |
| SU1432546A1 (ru) | Устройство маршрутизации | |
| JPS6216600B2 (ja) | ||
| JPH0785545B2 (ja) | 通話路盤制御回路 | |
| JP2508861B2 (ja) | ワ―ド多重時間スイッチ | |
| SU531295A1 (ru) | Канальное устройство объединенного коммутатора каналов и сообщений |