JPS5914847Y2

JPS5914847Y2 - 計算機

Info

Publication number: JPS5914847Y2
Application number: JP1977024616U
Authority: JP
Inventors: 幸祐西村
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1977-02-28
Filing date: 1977-02-28
Publication date: 1984-05-01
Also published as: JPS53119830U

Description

【考案の詳細な説明】本考案はカッコ付の計算を実行できる計算機にかかり、
カッコ付の計算を行う場合において、使用する演算レジ
スタ以外のカッコ計算に関与するレジスタ（以下、カッ
コ用レジスタという。

）の数を表示するか又は使用できるレジスタがどれだけ
残っているかを使用者に知らせカッコ計算等の有効な利
用を行うことのできる計算機に関する。

従来、カッコキー（テ］・ＬＴＩ）を有する計算機にお
いて、「この計算機はカッコキー用のレジスタが何本で
す」という具合に断わっているだけであり、カッコ付の
計算を行う場合、果たしてどれだけまでの数式の計算が
可能であるか、又、まだ入力してもデータが入力される
のかが分らず、使用者にとっては不安が残る。

例えば完全数式通りで、カッコが三段のものの最もレジ
スタが多く必要とされるのは、Ａ＋Ｂ［Ｃ＋Ｄ（Ｅ十Ｆ（Ｇ＋Ｈ−Ｉ））］でこ
の式を計算する場合、７本のカッコ用レジスタと、あと
Ｈ−Ｉを求める３本のレジスタ（演算用のレジスタ）が
必要である。

このような長い計算式を順次Ａ〜■まで入力する途中に
おいて、使用したカッコ用レジスタの使用数又は残って
いるレジスタの数を知ることが出きれば、使用者にとっ
ては安心して利用できる。

本考案はカッコ付計算を実行できる計算機であり、上述
の点に鑑み、カッコ用レジスタの残りの数又は使用数の
表示などレジスタの使用状態の表示を行うようにした計
算機を提供しようとするものである。

以下、本考案を図面に従って詳細に説明する。

第１図は本考案におけるブロック図で、本考案の要旨と
する所を示したものである。

図中には置数キーであり、ＥＣは置数キーからの信号を
２進コードに変換するエンコーダであり、このエンコー
ダＥＣからの２進コ一ド信号はレジスタＸに入力され記
憶される。

又、Ｙ及ＺはレジスタＸを含めて四則演算を行うための
レジスタである。

又、図には示していないが、加減乗除の演算及びその他
の演算を実行するためのファンクションキー田５日５区
９日・・・を備え、且つＬＤ（カッコ開く）［Ｉ］（カ
ッコ開じる）キーをも設けており、上記カッコし０のキ
ーを押すことにより後述するマイクロオーダ■を出力す
る。

この第１図に示す計算機は乗除演算を優先に実行するも
のでなく、一般的な計算を行うものである。

例えばＡ十Ｂの答を求める場合、数値“Ａ”を置数キー
Ｋにより人力し、レジスタＸに入力される。

この時レジスタＸの内容は表示部りに表示されるべく戊
っており、数置“Ａ”が表示される。

次に田キーを押すか又は田キー及び数値“Ｂ”を順次押
すことで、先のレジスタＸの内容°“Ａ”はレジスタＹ
に移され、レジスタＸには“Ｂ”が入力される。

この時、表示部りにて数値“Ｂ“が表示される。

そして日キーを入力することで、レジスタＸ及Ｙの内容
が加算器（図示せず）を介して演算され、この演算結果
”Ａ＋Ｂ”がレジスタＸに入力され、表示部りにて表示
される。

尚、乗除を行う場合は、レジスタＺをも使って演算を行
う。

そこで、本考案ではカッコ付の演算を行うための、レジ
スタＭ１５Ｍ２５Ｍ３・・・を設けており、レジスタＸ
の内容はゲートＧ１を介して移されるべく構成されてい
る。

又、カッコ用レジスタＭ１の内容はゲートＧ２を介して
Ｍ２に、Ｍ２の内容はゲートＧ３を介してＭ３に、Ｍ３
の内容は・・・と云う具合に順次上段のＭｌから移され
るべく構成される。

それに各ゲートＧ１．Ｇ２．・・・の一方の入力端には
侍キーを押した場合に出力されるマイクロオーダ■が入
力されている。

つまり、ｍキーを押圧した時点で、レジスタＸに数値が
入力されていれば、その内容はゲートが開くことから６
１を介してレジスタＭ１に移される。

一方、レジスタＭ１には先にテ゛−夕が記憶されている
ものであれば、同時にゲートＧ２を介して、上記デ゛−
夕がレジスタＭ２に移される。

上述した構成において、Ａ十Ｂ（Ｃ＋Ｄ）の計算の答
を求める場合、キー操作は数値“Ａ”田［０数値“Ｂ“
区田数値°゛Ｃ”田数値“Ｄ″鼾団日と云う具合になる
。

ここで、瞼又は団キーを２度操作するのは、先に説明し
た様に乗除算を優先に行うものでないためである。

つまり、入力された数値が加減乗除にかかわらず、順に
計算を実行するためからである。

そこで、数値“Ａ”を入力すればそのテ゛−夕がレジス
タＸに貯えられ田璋のキー操作で、カッコ用レジスタＭ
１に数値“Ａ“が転送される。

そして“Ｂ“区誠で数値“ＢｔｓがＭｌに先の数値“Ａ
ｌ１がＭ２に夫々移される。

そして、数値°°Ｃ°“田゛Ｄ“の操作で数値“Ｃ９９
はレジスタＹに移され、数値“Ｄ”がレジスタＸに貯え
られた状態となる。

ここで上述した状態で本考案においては、レジスタＭに
テ゛−夕が貯えられでいるかどう、かを検出し、残りの
レジスタＭの数又は今現在使用中のレジスタＭの数を表
示部Ｄ′に表示する。

上記レジスタＭ１５Ｍ２・・・に貯えられているテ゛−
夕の有無を検出するのが検出回路ＭＬＤで゛、各レジス
タＭ１９Ｍ２・・・に対応して検出回路ＭＬＤ１５ＭＬ
Ｄ２・・・を接続している。

又検出回路ＭＬＤ１５ＭＬＤ２・・・の各出力はデコー
ダＤＣを介して表示セグメント信号Ｓ１〜Ｓ７となる。

上記検出回路ＭＬＤとデコーダＤＣの詳細は第２図のブ
ロック図に示している。

本考案の実施例では残りのレジスタの数を表示するよう
にしており、カッコ用レジスタを使用しない場合は数字
を表示しない。

又、カッコ用のレジスタＭを５本用いた状態で図示して
いる。

尚、逆に使用中のレジスタの数を表示できることは明ら
かである。

従って説明を元に戻してＭ１５Ｍ２にデータが貯えられ
ているため、第３図に示すセグメントａ。

ｂ、Ｃ，ｄ、ｇが有効となり“３“を表示部Ｄ
′にて表示することになる。

次の動作にて田キーを押すと、ＣｘＤ”がレジスタＸ、
Ｙとの間で加算器（図示せず）が実行され、その内容
（Ｃ＋Ｄ）がレジスタＸに移されて表示される。

続いて咋キーを押圧することで、カッコ用レジスタＭ１
に貯えられている“Ｂ”が読み出され、レジスタＸ、
Ｙ、Ｚを使ってＢ（Ｃ＋Ｄ）の演算が実行され、
その結果がレジスタＸに貯えられると共に表示される。

最後にロキーを押圧することで最終の演算結果Ａ＋Ｂ
（Ｃ＋Ｄ）が求まり表示される訳である。

ここで、第２図に示すブロック図において、より詳細に
本考案を説明する。

図中、Ｊ１〜Ｊ５はレジスタＭ１〜Ｍ５の内容を検知す
る零検出回路、Ｆ１〜Ｆ５はフリップフロップである。

又、零検出回路Ｊ１〜Ｊ５からの検出信号は、フリップ
フロップＦ１〜Ｆ５のセット端子Ｓに加えられており、
出力端Ｑより信号が出力する構成である。

一方フリップフロップＦ１〜Ｆ５のリセット端子Ｒにリ
セット人力がトリガーされると出力端Ｑより信号が出力
される。

これらのＦ１〜Ｆ５の出力信号はマトリクス構成された
ＭＯＳ）−ランジスタのゲート端子に加えられている。

以上の構成において、先程のＡ＋Ｂ（Ｃ＋Ｄ）の計算
式に従って動作を説明する。

数値“Ａ”が入力され田（０キーの操作により、“Ａｌ
９はレジスタＭ０に移る。

これにより、零検出回路Ｊ１はＭｌにテ゛−夕が有るの
を検出しフリップフロップＦ１．にセット入力を導出す
る。

一方、他のフリップフロップＦ２〜Ｆ５はリセット状態
であり、出力端Ｑからの信号がＭＯＳ＋−ランジスタ
のゲート端子に加えられる。

そのため線■が導通状態となり、他の線■〜■は非導通
状態となる。

従って次段のマトリクス構成において線■にかかるトラ
ンジスタのみがＯＦＦ状態で、他のトランジスタがＯＮ
となるため、セグメント信号Ｓ２゜Ｓ３．Ｓ６．Ｓ７が
導出される。

そこで、第３図に示すセグメントにおいて、上記セグメ
ント信号Ｓ２゜Ｓ３．Ｓ６．Ｓ７に対応するセグメント
ｂ、Ｃ，ｆ、ｇが有効となり“４゛なる表示がなさ
れる。

つまり、残りのレジスタＭは４本あることが理解できる
。

次に、数値°“Ｂ９９の入力において、この°“Ｂ“は
レジスタＸに貯えられており、次の区傅キー操作により
“Ｂ゛はレジスタＭ１に移され、更にレジスタＭ１に貯
えられていた“Ａ”はレジスタＭ２に転送される。

このことから、Ｍ１５Ｍ２の内容が零検出回路Ｊ１．Ｊ
２にて検出され、フリツブラロツプＦ１．Ｆ２がセット
される。

そのため、線■ゲ導通状態となり、この線■にかかるト
ランジスタめみがＯＦＦとなり、セグメント信号Ｓ工、
Ｓ２．Ｓ３．Ｓ４゜Ｓ７が導出される。

従って、セグメントａ、ｂ、Ｃ５ｄ５ｇが有効となり“
３”なる表示を行う。

つまり、残りのレジスタＭが３本使用できることが、使
用者に知らされる。

以後の動作は先に説明した通りであり、説明は省略する
。

以上説明した様に、本考案は複数のカッコ用レジスタの
使用数又は残り数を数値表示部にて表示できるようにし
たから、キー操作中における使用又は残りカッコレジス
タ数のチェックが極めて容易で見誤りなく、操作性の向
上と見誤りによるカッコ用レジスタ内め情報の消失を防
止できる。

また、カッコレジスタの使用又は残り数表示が数値表示
部で共用して表示できる。

また、カッコレジスタの使用又は残り数表示の際、数値
表示部の内容を消すようにすれば、使用又は残りカッコ
用レジスタ数の見誤□りをほとんど防止できる。

【図面の簡単な説明】

第１図は本考案を説明するためのブロック図、第２図は
第１図にかかる本考案の要旨を詳細に説明するためのブ
ロック図、第３図はセグメント表示部の平面図である。Ｍ（Ｍ１５Ｍ２５Ｍ３・・・）：カツコ用レジスタ、Ｍ
ＬＤ（ＭＬＤ１９ＭＬＤ２９ＭＬＤ３・・・）：零検出
回路、ＤＣ：デコーダ、Ｄ′：表示部、Ｓｌ、Ｓ２・・
・Ｓ７：セグメント信号。

Claims

【実用新案登録請求の範囲】

カッコキーと、複数のカッコ用レジスタと、数値表示部
を具備するカッコ計算機能付計算機において、前記複数
のカッコ用レジスタの情報の発生を検出する検出回路と
、該検出回路の出力に応答して前記複数のカッコ用レジ
スタの使用数又は残り数を前記数値表示部に表示するこ
とを特徴とする計算機。