JPS59148945A - デイジタル加算器 - Google Patents
デイジタル加算器Info
- Publication number
- JPS59148945A JPS59148945A JP2431683A JP2431683A JPS59148945A JP S59148945 A JPS59148945 A JP S59148945A JP 2431683 A JP2431683 A JP 2431683A JP 2431683 A JP2431683 A JP 2431683A JP S59148945 A JPS59148945 A JP S59148945A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- circuit
- carry
- exclusive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、主にＣＭＯ８による、トランジスタ数と信
号の反転段数の少ないディジタル加算器に関する。
号の反転段数の少ないディジタル加算器に関する。
ディジタル電子技術の発達、普及と共に、加算器とその
応用回路の高速化が一層要求され、素子、基本的論理回
路、アルゴリズムなどに、改良工夫が続けられている。
応用回路の高速化が一層要求され、素子、基本的論理回
路、アルゴリズムなどに、改良工夫が続けられている。
最近の０ＭＯ８全加算器の１つを第１図に示す。
２人力信号ＡＸＢとキャリ入力信号Ｃとから、和Ｓとキ
ャリ出力ＣＯがつくられる。Ｘｌはエクスクルシブ（以
下、Ｘ−と略記する）ＯＲ回路で、インバータＮ１とｎ
Ｍ ＯＳ （７） Ｑ １、Ｑ２．９ＭＯ８Ｑ３、Ｑ
４からなり、Ｘ２も同様のＸ−０Ｒ回路である。Ｎ２、
Ｎ３はインバータ、Ｑ５、Ｑ６はｎＭＯＪＱ７、Ｑ８は
９ＭＯ８である。
ャリ出力ＣＯがつくられる。Ｘｌはエクスクルシブ（以
下、Ｘ−と略記する）ＯＲ回路で、インバータＮ１とｎ
Ｍ ＯＳ （７） Ｑ １、Ｑ２．９ＭＯ８Ｑ３、Ｑ
４からなり、Ｘ２も同様のＸ−０Ｒ回路である。Ｎ２、
Ｎ３はインバータ、Ｑ５、Ｑ６はｎＭＯＪＱ７、Ｑ８は
９ＭＯ８である。
この回路では、入力から出力までの信号の反転段数が４
で、演算速度が遅いととが欠点である。
で、演算速度が遅いととが欠点である。
その主な原因は、たとえば、Ｘ−０Ｒ回路Ｘ１のインバ
ータＮ１を省略できないところにある。Ｑｌ、Ｑ２のｎ
Ｍ ＯＳの出力が、そのしきい値レベルによって変動
または減少しており、インバータＮ１による増幅、整形
が必要々ためである。
ータＮ１を省略できないところにある。Ｑｌ、Ｑ２のｎ
Ｍ ＯＳの出力が、そのしきい値レベルによって変動
または減少しており、インバータＮ１による増幅、整形
が必要々ためである。
この発明の目的は、このような欠点のない高速の加算器
を得ることである。
を得ることである。
第２図（１）は、この発明の１つの基礎となるＸ −Ｏ
Ｒ回路である。信号Ｙが０の場合に、信号Ｘが０である
と、９ＭＯ８Ｑｌｌ、Ｑｌ３は、出力Ｚのレベルが１と
しきい値の間にあるときは導通するが、Ｚのレベルがし
きい値と０の間にあるときは非導通である。一方、信号
Ｙは１、Ｘは０であるので、ｎＭＯ，Ｓ Ｑ１２は導
通、Ｑ１４は非導通で、出力Ｚは、Ｘと等しい０となる
。信号Ｙが０の場合で、信号Ｘが１のときは、逆にｎ
Ｍ ０８Ｑ１１だけが導通し、出力Ｚは１となる。信号
Ｙが１の場合は、Ｑｌｌ、Ｑ１２は共に非導通であり、
信号Ｘが０．１のとき、それぞれＱ１３、Ｑ１４が導通
し、信号Ｙ、Ｙと等しい１．０が、信号Ｚに出力される
。
Ｒ回路である。信号Ｙが０の場合に、信号Ｘが０である
と、９ＭＯ８Ｑｌｌ、Ｑｌ３は、出力Ｚのレベルが１と
しきい値の間にあるときは導通するが、Ｚのレベルがし
きい値と０の間にあるときは非導通である。一方、信号
Ｙは１、Ｘは０であるので、ｎＭＯ，Ｓ Ｑ１２は導
通、Ｑ１４は非導通で、出力Ｚは、Ｘと等しい０となる
。信号Ｙが０の場合で、信号Ｘが１のときは、逆にｎ
Ｍ ０８Ｑ１１だけが導通し、出力Ｚは１となる。信号
Ｙが１の場合は、Ｑｌｌ、Ｑ１２は共に非導通であり、
信号Ｘが０．１のとき、それぞれＱ１３、Ｑ１４が導通
し、信号Ｙ、Ｙと等しい１．０が、信号Ｚに出力される
。
Ｘ−０Ｊ−ＮＯＲは、その６つの人、出力信号の奇数個
を反転させれば、Ｘ−ＮＯＲ，−ＯＲ。
を反転させれば、Ｘ−ＮＯＲ，−ＯＲ。
に変わり、偶数個の反転では変換は生じない。この変換
は、第２図では、正、反転入力ＹＸＹを入れ換えること
によって容易に実施できる。表現を簡明にするために、
以下では、第２図の（１）を（２）で表示する。
は、第２図では、正、反転入力ＹＸＹを入れ換えること
によって容易に実施できる。表現を簡明にするために、
以下では、第２図の（１）を（２）で表示する。
第６図は、この発明の実施例を示す、全加算器の回路図
である。データ信号Ａ、ＢとインバータＮ５の出力を入
力とするＸ−ＯＲ回路Ｘ５の出力と、キャリ入力信号Ｃ
とから、Ｘ−０ＴＬ回路×６により、和Ｓが作られる。
である。データ信号Ａ、ＢとインバータＮ５の出力を入
力とするＸ−ＯＲ回路Ｘ５の出力と、キャリ入力信号Ｃ
とから、Ｘ−０ＴＬ回路×６により、和Ｓが作られる。
ＸＮはＸ−ＮＯＲ出力であり、Ｑ２２、Ｑ２４はｎＭＯ
８ＸＱ２３、Ｑ２５はｐＭＯ８である。信号ＡＸＢの内
の１つだけが１であると、Ｘ５、ＸＮの出力は１．０と
なり、Ｑ２２、Ｑ２３を導通させ、信号Ｃの１をキャリ
出力ＣＯに導出する。また、信号Ａ、Ｂが共に１である
と、逆にＱ２４、Ｑ２５が導通し、信号Ｂの１をキャリ
出力ＣＯに導出する。
８ＸＱ２３、Ｑ２５はｐＭＯ８である。信号ＡＸＢの内
の１つだけが１であると、Ｘ５、ＸＮの出力は１．０と
なり、Ｑ２２、Ｑ２３を導通させ、信号Ｃの１をキャリ
出力ＣＯに導出する。また、信号Ａ、Ｂが共に１である
と、逆にＱ２４、Ｑ２５が導通し、信号Ｂの１をキャリ
出力ＣＯに導出する。
全加算器は、通常は多数ビット分を接続して用いられる
。その演算では、キャリの伝播時間は、ビットの数だけ
累積される。また、全加算器を乗算器に用いる場合は、
データ信号の１つについての演算時間も累積される。し
かし、残りの１つのデータ信号については、累積を避け
られることが多い。そこで、演算速度に関して、インバ
ータＮ５を除外すれば、第３図の全加算器における信号
の反転段数は２であり、高速の演算が可能である。
。その演算では、キャリの伝播時間は、ビットの数だけ
累積される。また、全加算器を乗算器に用いる場合は、
データ信号の１つについての演算時間も累積される。し
かし、残りの１つのデータ信号については、累積を避け
られることが多い。そこで、演算速度に関して、インバ
ータＮ５を除外すれば、第３図の全加算器における信号
の反転段数は２であり、高速の演算が可能である。
殊にキャリ回路は、データ信号で設定されたトランスフ
ァ・ゲートを、キャリが通過するだけであり、通常のキ
ャリ・ルック・アヘッド回路などより高速である。
ァ・ゲートを、キャリが通過するだけであり、通常のキ
ャリ・ルック・アヘッド回路などより高速である。
また、第２図（１）、第３図では、トランスファ・ゲー
トの多用が、電力の消費を少なくシ、回路の遅延時間・
電力積を小さくしている。
トの多用が、電力の消費を少なくシ、回路の遅延時間・
電力積を小さくしている。
全加算器では、実用上、信号の増幅、他の演算の付加な
どのために、信号の反転が生ずることが多い。その点で
、第３図の全加算器は、反転処理が容易であり、段数の
増加が少々くて済むという利点を持っている。すでに第
２図で説明したように、第３図で入力Ａ、ＢＸＣ１出力
５ＸＣＯなどの一部を反転するときは、関連するＸ−０
ＲのＸ５、Ｘ６、Ｘ−ＮＯＲのＸＮの正、反転入力を入
れ換えるだけで処理できる。キャリＣＸＣ０に反転を加
え負論理とするときは、第３図で、Ｑ２４、Ｑ２５へ信
号Ｂの代シにＢを導入し、Ｘ６の正、反転入力を入れ換
えれば、出力Ｓを正論理のｉｔにすることができる。
どのために、信号の反転が生ずることが多い。その点で
、第３図の全加算器は、反転処理が容易であり、段数の
増加が少々くて済むという利点を持っている。すでに第
２図で説明したように、第３図で入力Ａ、ＢＸＣ１出力
５ＸＣＯなどの一部を反転するときは、関連するＸ−０
ＲのＸ５、Ｘ６、Ｘ−ＮＯＲのＸＮの正、反転入力を入
れ換えるだけで処理できる。キャリＣＸＣ０に反転を加
え負論理とするときは、第３図で、Ｑ２４、Ｑ２５へ信
号Ｂの代シにＢを導入し、Ｘ６の正、反転入力を入れ換
えれば、出力Ｓを正論理のｉｔにすることができる。
第３図のＸ５、ＸＮの一方を省略し、その出力 ５−
を他方の出力を入力とするインバータで置換することは
できる。その場合、そのインバータが、トランジスタ数
を減少するだけでなく、信号の増幅に役立つことは利益
になるが、信号の反転段数が６に増えるのが欠点である
。
できる。その場合、そのインバータが、トランジスタ数
を減少するだけでなく、信号の増幅に役立つことは利益
になるが、信号の反転段数が６に増えるのが欠点である
。
同期式カウンタは、便利なために多用されるが、？Ｈ［
なＪ−にフリップフロップ、キャリ回路などを用いるた
めに所要素子数が多いという欠点を持っている。第４図
は、との発明を１ビット分のア算で１だけ増加する出力
を得る。出力を１つのレジスタの入力とし、そのレジス
タ出力を各Ｂに入カスれば、カウンタになる。第６図の
Ｑ２５に相当するものは、第４図では動作しないので省
いである。壕だ、Ｑ３４の入力には、信号Ｂの代りに一
定値０を入れても同様な動作をする。ダウン・カウンタ
は、Ｑ３２のゲート信号Ｂと、Ｑ３３、Ｑ３４のゲート
信号Ｂとを入れ換えれば得られる。
なＪ−にフリップフロップ、キャリ回路などを用いるた
めに所要素子数が多いという欠点を持っている。第４図
は、との発明を１ビット分のア算で１だけ増加する出力
を得る。出力を１つのレジスタの入力とし、そのレジス
タ出力を各Ｂに入カスれば、カウンタになる。第６図の
Ｑ２５に相当するものは、第４図では動作しないので省
いである。壕だ、Ｑ３４の入力には、信号Ｂの代りに一
定値０を入れても同様な動作をする。ダウン・カウンタ
は、Ｑ３２のゲート信号Ｂと、Ｑ３３、Ｑ３４のゲート
信号Ｂとを入れ換えれば得られる。
６−
第１図は従来の１例を示す回路図
第２図（１）はこの発明の部分回路図
（２）はその表示方法を示す図
第５図は全加算器に、第４図はカウンタにおける実施例
の回路図 Ｑｌ、Ｑ２、・・・明・・Ｑ３４はＭＯＳ Ｆ’ＥＴ
Ｎ１、Ｎ２、・・・・・・・・・Ｎ６はインバータＸ１
、Ｎ２、・・・・・・・・・Ｎ６はエクスクルシブＯＲ
回路 特許出願人 １）口 重 光 ７− 第１図 （１） （２） 第２図
の回路図 Ｑｌ、Ｑ２、・・・明・・Ｑ３４はＭＯＳ Ｆ’ＥＴ
Ｎ１、Ｎ２、・・・・・・・・・Ｎ６はインバータＸ１
、Ｎ２、・・・・・・・・・Ｎ６はエクスクルシブＯＲ
回路 特許出願人 １）口 重 光 ７− 第１図 （１） （２） 第２図
Claims (1)
- Ｘ、ＹＸＹの３人力信号の内の１つがキャリ入力信号で
ちゃ、信号Ｙによシスイッチを開閉して信号Ｘを出力に
導出し、信号ＹとＹを信号Ｘによりスイッチを開閉して
交互に出力に導出して、１出力信号とするエクスクルシ
ブＯＲ回路、！： 、キャリ入力信号とデータ信号の２
人力信号を、スイッチの開閉によυ交互に出力に導出し
て、１出力信号とするキャリ回路とを、有することを特
徴とするディジタル加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2431683A JPS59148945A (ja) | 1983-02-15 | 1983-02-15 | デイジタル加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2431683A JPS59148945A (ja) | 1983-02-15 | 1983-02-15 | デイジタル加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59148945A true JPS59148945A (ja) | 1984-08-25 |
Family
ID=12134776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2431683A Pending JPS59148945A (ja) | 1983-02-15 | 1983-02-15 | デイジタル加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59148945A (ja) |
-
1983
- 1983-02-15 JP JP2431683A patent/JPS59148945A/ja active Pending
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