JPS59149046A - モノリシツクプレナ−プロセス集積回路 - Google Patents
モノリシツクプレナ−プロセス集積回路Info
- Publication number
- JPS59149046A JPS59149046A JP58024052A JP2405283A JPS59149046A JP S59149046 A JPS59149046 A JP S59149046A JP 58024052 A JP58024052 A JP 58024052A JP 2405283 A JP2405283 A JP 2405283A JP S59149046 A JPS59149046 A JP S59149046A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- parastic
- base
- emitter
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/67—Complementary BJTs
- H10D84/673—Vertical complementary BJTs
Landscapes
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、パーティカルＰＮＰ トランジスタラ２ベー
“ 使用した半導体集積回路に用いることができるモノリシ
ックプレナープロセス集積回路に関するものである。
“ 使用した半導体集積回路に用いることができるモノリシ
ックプレナープロセス集積回路に関するものである。
従来例の構成とその問題点
パイポーラモノリシノク半導体集積回路に使用されるＰ
ＮＰ ）ランジスタ素子として、従来のラテラル型に対
して素子面積が小さく、コレクタ電流に対する直流電流
増幅率のすぐれたパーティカル型が多く使用されている
。
ＮＰ ）ランジスタ素子として、従来のラテラル型に対
して素子面積が小さく、コレクタ電流に対する直流電流
増幅率のすぐれたパーティカル型が多く使用されている
。
以下図面を参照しながら従来のモノリシックプレナープ
ロセス集積回路について説明する。
ロセス集積回路について説明する。
第１図（丙は、従来のプレナー型バイポーラプロセスで
特にパーティカルＰＮＰ）ランジスタトＮＰＮ）ランジ
スタが隣接して形成された部分の断面図で、第１図（Ｂ
）は、第１図四の本来のトランジスタ素子以外に生じる
素子（以下、寄生素子と称する。）を含めた等価回路図
の一例を示す。
特にパーティカルＰＮＰ）ランジスタトＮＰＮ）ランジ
スタが隣接して形成された部分の断面図で、第１図（Ｂ
）は、第１図四の本来のトランジスタ素子以外に生じる
素子（以下、寄生素子と称する。）を含めた等価回路図
の一例を示す。
なお、第１図■、（Ｂ）に於いて丸で囲んだ素子記号は
寄生素子を示す。第１図（８）で、１．２．３及び４．
６．５はそれぞれＰＮＰ及びＮＰＮ トランジ３ ゛
′ スタのコレクタ、エミッタ、ベース端子、１３はそれぞ
れのトランジスタを電気的に分離するためのＰ型拡散分
離層、１６はＰ型シリコン基板、７〜１２は寄生素子を
示す。また、第１図（Ｂ）は増幅回路を構成したもので
第１回内と同一のものは同じ符号を付し、１８はベース
・エミッタ間抵抗、１９は電流制限抵抗を示す。
寄生素子を示す。第１図（８）で、１．２．３及び４．
６．５はそれぞれＰＮＰ及びＮＰＮ トランジ３ ゛
′ スタのコレクタ、エミッタ、ベース端子、１３はそれぞ
れのトランジスタを電気的に分離するためのＰ型拡散分
離層、１６はＰ型シリコン基板、７〜１２は寄生素子を
示す。また、第１図（Ｂ）は増幅回路を構成したもので
第１回内と同一のものは同じ符号を付し、１８はベース
・エミッタ間抵抗、１９は電流制限抵抗を示す。
以上のように構成された従来のモノリシノクプレナープ
ロセス集積回路について、その動作を以下に説明する。
ロセス集積回路について、その動作を以下に説明する。
第１図（Ｂ）に於いて、Ｎ Ｐ Ｎ トランジスタ２ｏ
はベース端子３に加えられた入力信号を増幅し、ＰＮＰ
トランジスタ１００はさらにその信号を増幅してその出
力信号を、コレクタ端子４に接続される負荷に給電する
。ここで、ＰＮＰトランジスタ１００が活性領域で動作
している場合すなわちコレクタ・エミッタ間電圧■ｃＥ
がある程度大きい場合は、寄生トランジスタ９は遮断状
態であり、他の寄生トランジスタ８，７も遮断状態であ
るため、増幅動作に対してなんら悪影響を与えない。
はベース端子３に加えられた入力信号を増幅し、ＰＮＰ
トランジスタ１００はさらにその信号を増幅してその出
力信号を、コレクタ端子４に接続される負荷に給電する
。ここで、ＰＮＰトランジスタ１００が活性領域で動作
している場合すなわちコレクタ・エミッタ間電圧■ｃＥ
がある程度大きい場合は、寄生トランジスタ９は遮断状
態であり、他の寄生トランジスタ８，７も遮断状態であ
るため、増幅動作に対してなんら悪影響を与えない。
しかしながら上記のような構成に於いて、ＰＮＰトラン
ジスタ１００が飽和領域に入った場合すなわちコレクタ
電圧がほぼエミッタ５の電圧と等しくなった時、寄生ト
ランジスタ９が動作し、そのコレクタ電流が寄生トラン
ジスタ８のベース電流となり、寄生トランジスタ８が、
ＰＮＰトランジスタのコレクタ４から第１図（へに示し
た分離拡散層１３を通って基板１６に電流を流すため、
ＰＮＰＩ−ランジスタ周辺の分離拡散層１３の電位が上
がる。これは隣接するＮＰＮ トランジスタ２００の寄
生ＰＮＰ トランジスタ７のエミッタ電位が上がること
になり、寄生ＰＮＰ）ランジスタとＮＰＮトランジスタ
２００がサイリスタ動作をし、ラッテアップするという
問題点を有していた。なお、前記の説明でＮＰＮ）ラン
ジスタ２００はＰＮＰトランジスタ１ｏｏを駆動する場
合で説明したが、それ以外でも比較的コレクタ電位の低
い隣接するＮＰＮ）ランジスタであれば同様の問題点を
有する事はいう壕でもない。
ジスタ１００が飽和領域に入った場合すなわちコレクタ
電圧がほぼエミッタ５の電圧と等しくなった時、寄生ト
ランジスタ９が動作し、そのコレクタ電流が寄生トラン
ジスタ８のベース電流となり、寄生トランジスタ８が、
ＰＮＰトランジスタのコレクタ４から第１図（へに示し
た分離拡散層１３を通って基板１６に電流を流すため、
ＰＮＰＩ−ランジスタ周辺の分離拡散層１３の電位が上
がる。これは隣接するＮＰＮ トランジスタ２００の寄
生ＰＮＰ トランジスタ７のエミッタ電位が上がること
になり、寄生ＰＮＰ）ランジスタとＮＰＮトランジスタ
２００がサイリスタ動作をし、ラッテアップするという
問題点を有していた。なお、前記の説明でＮＰＮ）ラン
ジスタ２００はＰＮＰトランジスタ１ｏｏを駆動する場
合で説明したが、それ以外でも比較的コレクタ電位の低
い隣接するＮＰＮ）ランジスタであれば同様の問題点を
有する事はいう壕でもない。
発明の目的
６ノ・ ２
本発明の目的は、寄生素子によるラッテアップ（サイリ
スタ動作）の起らないＮＰＮバイポーラトランジスタを
可能にするモノリシソクプレナープロセス集積回路を提
供することである０発明の構成 本発明のモノリシソクプレナープロセス集積回路は、Ｐ
型基板と、前記Ｐ型基板上に形成されたパーティカルＰ
ＮＰ ）ランジスタを具備し、前記パーティカルＰＮＰ
）ランジスタのエミッタ部分に内包されるようにＮ＋
拡散層を形成してエミッタとし、前記パーティカルＰＮ
Ｐ ）ランジスタのエミッタをベースとし、前記パーテ
ィカルＰＮＰトランジスタのベースをコレクタとしてＮ
Ｐ Ｎ ）ランジスタを構成し、前記ノく一ティカル
ＰＮＰ）ランジスタのコレクタを前記Ｐ型基板と同電位
とし、前記パーティカル’ＰＮＰ）ランジスタの分離用
Ｎ領域に逆バイアス電圧を印加する様に構成したもので
あり、これによって寄生素子によるラッテアップを起さ
ないＮＰＮ トランジスタを構成可能にしたものである
。
スタ動作）の起らないＮＰＮバイポーラトランジスタを
可能にするモノリシソクプレナープロセス集積回路を提
供することである０発明の構成 本発明のモノリシソクプレナープロセス集積回路は、Ｐ
型基板と、前記Ｐ型基板上に形成されたパーティカルＰ
ＮＰ ）ランジスタを具備し、前記パーティカルＰＮＰ
）ランジスタのエミッタ部分に内包されるようにＮ＋
拡散層を形成してエミッタとし、前記パーティカルＰＮ
Ｐ ）ランジスタのエミッタをベースとし、前記パーテ
ィカルＰＮＰトランジスタのベースをコレクタとしてＮ
Ｐ Ｎ ）ランジスタを構成し、前記ノく一ティカル
ＰＮＰ）ランジスタのコレクタを前記Ｐ型基板と同電位
とし、前記パーティカル’ＰＮＰ）ランジスタの分離用
Ｎ領域に逆バイアス電圧を印加する様に構成したもので
あり、これによって寄生素子によるラッテアップを起さ
ないＮＰＮ トランジスタを構成可能にしたものである
。
６ベーＳ゛
実施例の説明
以下、本発明の実施例について、図面を参照しながら説
明する。
明する。
第２図（５）は本発明の実施例におけるモノリシノクプ
レナープロセス集積回路の特にＮＰＮ トランジスタと
パーティカルＰＮＰ トランジスタが隣接して形成され
た部分の断面図で、第２図（Ｂ）は第２図（５）の２つ
のトランジスタを使用して増幅器を構成した場合の寄生
素子を含めた等価回路を示す。
レナープロセス集積回路の特にＮＰＮ トランジスタと
パーティカルＰＮＰ トランジスタが隣接して形成され
た部分の断面図で、第２図（Ｂ）は第２図（５）の２つ
のトランジスタを使用して増幅器を構成した場合の寄生
素子を含めた等価回路を示す。
第２回内において、２１，２２．２３および４゜６．５
はそれぞれＮ Ｐ Ｎ トランジスタおよびパーティカ
ルＰＮＰ トランジスタのコレクタ、ベース。
はそれぞれＮ Ｐ Ｎ トランジスタおよびパーティカ
ルＰＮＰ トランジスタのコレクタ、ベース。
エミッタ端子、１３はそれぞれのトランジスタを電気的
に分離するためのＰ型拡散分離層、１６はＰ型基板、７
．２４はＮＰＮ トランジスタの寄生ＰｒＪＰトランジ
スタ、２５はＮＰＮ トランジスタを分離するＰ＋層の
寄生抵抗、１７ 、２０はＮＰＮトランジスタを分離す
るためのそれぞれＰ＋層およびＮ＋層の端子、１ｏはＰ
型基板の寄生抵抗、８．９はそれぞれパーティカルＰＮ
Ｐ ）ランジス７ Ｉ ゛ タノ寄生ＰＮＰ トランジスタおよび寄生ＮＰＮ）ラン
ジスタ、１１．１２はそれぞれパーティカルＰＮＰ ト
ランジスタのコレクタＰ＋層およびベースＮ層の寄生抵
抗である。また、第２図（Ｂ）において第２図（５）と
同じものは同一の符号を付し、１８はベース・エミッタ
間抵抗、１９は電流制限抵抗である。
に分離するためのＰ型拡散分離層、１６はＰ型基板、７
．２４はＮＰＮ トランジスタの寄生ＰｒＪＰトランジ
スタ、２５はＮＰＮ トランジスタを分離するＰ＋層の
寄生抵抗、１７ 、２０はＮＰＮトランジスタを分離す
るためのそれぞれＰ＋層およびＮ＋層の端子、１ｏはＰ
型基板の寄生抵抗、８．９はそれぞれパーティカルＰＮ
Ｐ ）ランジス７ Ｉ ゛ タノ寄生ＰＮＰ トランジスタおよび寄生ＮＰＮ）ラン
ジスタ、１１．１２はそれぞれパーティカルＰＮＰ ト
ランジスタのコレクタＰ＋層およびベースＮ層の寄生抵
抗である。また、第２図（Ｂ）において第２図（５）と
同じものは同一の符号を付し、１８はベース・エミッタ
間抵抗、１９は電流制限抵抗である。
以上の様に構成された本実施例のモノリシノクプレナー
プロセス集積回路について以下その動作を説明する。第
２図（Ｂ）において、ＮＰＮ）ランジスタ３００はベー
ス端子２３に加えられた入力信号を増幅し、ＰＮＰトラ
ンジスタ１００はさらにその信号を増幅して、その出力
信号をコレクタ端子４に出力する。ここで、パーティカ
ルＰＮＰトランジスタ１ｏ○が飽和領域に入った場合す
なわちコレクタ電圧がほぼエミッタ電圧に等しくなった
場合、寄生トランジスタ９が順バイアスされ、寄生トラ
ンジスタ８のベース電流を流すため、寄生抵抗１ｏに電
流が流れて拡散分離層１３の電位が上がる。しかし、Ｎ
ＰＮトランジスタ３００の寄生トランジスタ７はベース
端子２ｏにベース・エミッタ間が常に逆バイアス状態と
なる様な電位に接続されておれば動作する事がないため
、寄生トランジスタ２４とＮＰＮ ）ランジスタ３００
によるラッチアップ（サイリスタ動作）は回避すること
が出来る。
プロセス集積回路について以下その動作を説明する。第
２図（Ｂ）において、ＮＰＮ）ランジスタ３００はベー
ス端子２３に加えられた入力信号を増幅し、ＰＮＰトラ
ンジスタ１００はさらにその信号を増幅して、その出力
信号をコレクタ端子４に出力する。ここで、パーティカ
ルＰＮＰトランジスタ１ｏ○が飽和領域に入った場合す
なわちコレクタ電圧がほぼエミッタ電圧に等しくなった
場合、寄生トランジスタ９が順バイアスされ、寄生トラ
ンジスタ８のベース電流を流すため、寄生抵抗１ｏに電
流が流れて拡散分離層１３の電位が上がる。しかし、Ｎ
ＰＮトランジスタ３００の寄生トランジスタ７はベース
端子２ｏにベース・エミッタ間が常に逆バイアス状態と
なる様な電位に接続されておれば動作する事がないため
、寄生トランジスタ２４とＮＰＮ ）ランジスタ３００
によるラッチアップ（サイリスタ動作）は回避すること
が出来る。
以上のように本実施例によれば従来のＮ Ｐ Ｎ トラ
ンジスタにさらに分離するための層を設けて寄生トラン
ジスタを追加し、それを逆バイアスとして遮断状態にし
たことによりサイリスタ動作によるラッテアップが起ら
ないＮＰＮトランジスタを実現しうる。
ンジスタにさらに分離するための層を設けて寄生トラン
ジスタを追加し、それを逆バイアスとして遮断状態にし
たことによりサイリスタ動作によるラッテアップが起ら
ないＮＰＮトランジスタを実現しうる。
発明の効果
以上の説明から明らかな様に、本発明は従来のパーティ
カルＰＮＰトランジスタのエミッタＰ層内にＮ＋層を形
成するだけでＮＰＮトランジスタを構成しうるので、従
来の製造プロセスを増すことなく、ラッチアップを起さ
ないＮＰＮトランジスタが得られるという優れた効果が
得られる。その効果により、モータやスピーカなどのイ
ンゲン９べ゛ タンス負荷を駆動する場合の出力段の様に出力トランジ
スタが飽和する可能性の高い回路も集積回路内に入れる
ことができるというすぐれた効果が得られる。
カルＰＮＰトランジスタのエミッタＰ層内にＮ＋層を形
成するだけでＮＰＮトランジスタを構成しうるので、従
来の製造プロセスを増すことなく、ラッチアップを起さ
ないＮＰＮトランジスタが得られるという優れた効果が
得られる。その効果により、モータやスピーカなどのイ
ンゲン９べ゛ タンス負荷を駆動する場合の出力段の様に出力トランジ
スタが飽和する可能性の高い回路も集積回路内に入れる
ことができるというすぐれた効果が得られる。
第１図（５）は従来のモノリシックプレナープロセス集
積回路の要部拡大断面図、第１図（Ｂ）は第１図（８）
の等価回路図、第２図（杓は本発明の実施例に係るモノ
リシックプレナープロセス集積回路の要部拡大断面図、
第２図中）は第２図に）の等価回路図である。 ７・・・・・寄生トランジスタ、１０・・・・・・基板
寄生抵抗、１３・・・・・・素子間拡散分離層、１６・
・・・・・Ｐ型基板、１７，２ｏ・・・・・・ＮＰＮ
）ランジスタ分離層端子、２１・・・・・・コレクタ端
子、２２・・・・・・エミッタ端子、２３・・・・・・
ベース端子、２４・・・・・・寄生トランジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 （ハ〕第 ２ 図
（Ａ）］ 、４
積回路の要部拡大断面図、第１図（Ｂ）は第１図（８）
の等価回路図、第２図（杓は本発明の実施例に係るモノ
リシックプレナープロセス集積回路の要部拡大断面図、
第２図中）は第２図に）の等価回路図である。 ７・・・・・寄生トランジスタ、１０・・・・・・基板
寄生抵抗、１３・・・・・・素子間拡散分離層、１６・
・・・・・Ｐ型基板、１７，２ｏ・・・・・・ＮＰＮ
）ランジスタ分離層端子、２１・・・・・・コレクタ端
子、２２・・・・・・エミッタ端子、２３・・・・・・
ベース端子、２４・・・・・・寄生トランジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 （ハ〕第 ２ 図
（Ａ）］ 、４
Claims (1)
- Ｐ型基板と、前記Ｐ型基板上に形成されたパーティカル
ＰＮＰ ）ランジスタを具備し、前記パーティカルＰＮ
Ｐトランジスタのエミッタ部分に内包されるようにＮ＋
拡散層を形成してエミッタとし、前記パーティカルＰＮ
Ｐ トランジスタのエミッタをベースとし、前記パーテ
ィカルＰＮＰ トランジスタのベースをコレクタとして
ＮＰＮトランジスタを構成し、前記パーティカルＰＮＰ
トランジスタのコレクタを前記Ｐ型基板と同電位とし
、前記パーティカルＰＮＰ トランジスタの分離用Ｎ領
域に逆バイアス電圧を印加するように構成したことを特
徴とするモノリシノクプレナープロセス集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58024052A JPS59149046A (ja) | 1983-02-15 | 1983-02-15 | モノリシツクプレナ−プロセス集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58024052A JPS59149046A (ja) | 1983-02-15 | 1983-02-15 | モノリシツクプレナ−プロセス集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59149046A true JPS59149046A (ja) | 1984-08-25 |
Family
ID=12127689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58024052A Pending JPS59149046A (ja) | 1983-02-15 | 1983-02-15 | モノリシツクプレナ−プロセス集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59149046A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5444291A (en) * | 1991-11-25 | 1995-08-22 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Integrated bridge device for optimizing conduction power losses |
| WO2002011199A3 (de) * | 2000-08-01 | 2002-06-27 | Infineon Technologies Ag | Nachführschaltung |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6223098U (ja) * | 1985-07-26 | 1987-02-12 |
-
1983
- 1983-02-15 JP JP58024052A patent/JPS59149046A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6223098U (ja) * | 1985-07-26 | 1987-02-12 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5444291A (en) * | 1991-11-25 | 1995-08-22 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Integrated bridge device for optimizing conduction power losses |
| WO2002011199A3 (de) * | 2000-08-01 | 2002-06-27 | Infineon Technologies Ag | Nachführschaltung |
| US6800926B2 (en) | 2000-08-01 | 2004-10-05 | Infineon Technologies Ag | Tracking circuit |
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