JPS63194366A - 高耐圧プレ−ナ型半導体素子 - Google Patents
高耐圧プレ−ナ型半導体素子Info
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- JPS63194366A JPS63194366A JP62026234A JP2623487A JPS63194366A JP S63194366 A JPS63194366 A JP S63194366A JP 62026234 A JP62026234 A JP 62026234A JP 2623487 A JP2623487 A JP 2623487A JP S63194366 A JPS63194366 A JP S63194366A
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- semiconductor layer
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
- H10D18/65—Gate-turn-off devices with turn-off by field effect
- H10D18/655—Gate-turn-off devices with turn-off by field effect produced by insulated gate structures
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的〕 。
（産業上の利用分野）
本発明は高耐圧のプレーナ型半導体素子に関する。
（従来の技術）
プレーナ型の半導体素子は、逆バイアス印加時に接合の
湾曲部に電界集中が生じ、平面接合に比べて耐圧が低く
なることが知られている。このため高耐圧プレーナ型半
導体素子では、電界集中を緩和する種々の接合終端構造
が用いられている。
湾曲部に電界集中が生じ、平面接合に比べて耐圧が低く
なることが知られている。このため高耐圧プレーナ型半
導体素子では、電界集中を緩和する種々の接合終端構造
が用いられている。
第１３図はその様な従来の高耐圧プレーナ型半導体素子
の構造例である。この従来例では、ゲート・カソード間
を短絡するＭＩＳトランジスタを設け。
の構造例である。この従来例では、ゲート・カソード間
を短絡するＭＩＳトランジスタを設け。
このＭ工Ｓトランジスタによりゲート電流を外部に排出
してターンオフするようにしたゲートターンオフサイリ
スタ（以下、Ｍ Ｉ ５−ＧＴＯ）の接合終端部に抵抗
性フィールドプレート構造を用いて高耐圧を実現してい
る。以下、図面を用いて説明する。第１３図において、
１はｐ型の第１エミッタ層、２はｎ型の第１ベース層、
３はｐ型の第２ベース層、４はｎ型の第２エミッタ層で
ある。第１エミッタＭ４１にはアノード電極６が、第２
エミッタ層４にはカソード電極７がそれぞれオーミック
に取付けられている。このＧＴＯをターンオフするため
に、第２エミッタ層４内に ｐ＋型層５を設け、この
ｐ＋型層５と第２ベース層３に挟まれた第２エミッタ層
４表面部をチャネル領域とし、この上にゲート絶縁膜８
を介してゲート電極９を形成し、ｐチャネル型Ｍ工Ｓト
ランジスタが植成されている。１０は層間絶縁膜である
。第２ベース層３と第１ベース層２のなす接合の基板表
面に露出する部分およびその外側に延在して絶縁膜１２
が形成され、この絶縁膜１２上に高抵抗体膜からなる。
してターンオフするようにしたゲートターンオフサイリ
スタ（以下、Ｍ Ｉ ５−ＧＴＯ）の接合終端部に抵抗
性フィールドプレート構造を用いて高耐圧を実現してい
る。以下、図面を用いて説明する。第１３図において、
１はｐ型の第１エミッタ層、２はｎ型の第１ベース層、
３はｐ型の第２ベース層、４はｎ型の第２エミッタ層で
ある。第１エミッタＭ４１にはアノード電極６が、第２
エミッタ層４にはカソード電極７がそれぞれオーミック
に取付けられている。このＧＴＯをターンオフするため
に、第２エミッタ層４内に ｐ＋型層５を設け、この
ｐ＋型層５と第２ベース層３に挟まれた第２エミッタ層
４表面部をチャネル領域とし、この上にゲート絶縁膜８
を介してゲート電極９を形成し、ｐチャネル型Ｍ工Ｓト
ランジスタが植成されている。１０は層間絶縁膜である
。第２ベース層３と第１ベース層２のなす接合の基板表
面に露出する部分およびその外側に延在して絶縁膜１２
が形成され、この絶縁膜１２上に高抵抗体膜からなる。
所謂抵抗性フィールド・プレート１５が形成されている
。抵抗性フィールドプレート１５の一端は第２ベース層
３にオーミック接触している電極１３により第２ベース
層３と同電位に設定され、他端は第１ベース層２に形成
されたｎ十型層１１にオーミック接触している電極１４
により第１ベース層２の電位に設定されている。
。抵抗性フィールドプレート１５の一端は第２ベース層
３にオーミック接触している電極１３により第２ベース
層３と同電位に設定され、他端は第１ベース層２に形成
されたｎ十型層１１にオーミック接触している電極１４
により第１ベース層２の電位に設定されている。
この様な構造では、第１ベースＭ２と第２ベース層３か
ら成る接合に逆バイアスを印加した時、高抵抗のフィー
ルドプレート１５に微少電流が流れてその内部に電位勾
配が形成される。この結果、第１ベース層２に伸びる空
乏層は破線で示すようになり、基板表面部での電界強度
が緩和され、高耐圧が実現される。
ら成る接合に逆バイアスを印加した時、高抵抗のフィー
ルドプレート１５に微少電流が流れてその内部に電位勾
配が形成される。この結果、第１ベース層２に伸びる空
乏層は破線で示すようになり、基板表面部での電界強度
が緩和され、高耐圧が実現される。
このＭＩＳ−ＧＴＯがオフ状態にあり、破線で示したよ
うに空乏層が広がっている時に、アノード電極６とカソ
ード電極７の間に上昇率の大きなオフ電圧を印加すると
、第１ベース層２と第２ベース層３のなす接合の接合容
量を通して第２ベース層３内に変位電流が流れる。オフ
状態ではゲート電極９に正の電圧が印加されているので
、変位電流はＭ工Ｓトランジスタを通ってカソード電極
７から外部に排出され、ＧＴＯのゲート電流として作用
しＧＴＯを誤点弧させることはない、しかし、抵抗性フ
ィールドプレート１５に隣接したＭＩＳトランジスタで
は事情が異なる。抵抗性フィールドプレート１５の下に
は空乏層が大きく広がるので発生する変位電流は大きな
ものとなる。この変位電流は実線ａで示すように最も近
くにあるＭＩＳトランジスタを通り外部へ排出されるが
、変位電流が大きい場合はＭＩＳトランジスタ内での電
圧降下が大きく、結果的に第２ベース層３と第２エミッ
タ層４からなる接合を順バイアスすることになり、ＭＩ
Ｓ−ＧＴＯは誤点弧を起こしてしまうという問題点があ
った。従来は、この問題点を解決するために電極１３を
カソード電極７とつなげる方法がとられていた。その従
来例を第１４図に示す。この様な構造では、変位電流は
実線ａで示したように直接カソード電極７から外部へ排
出されるので誤点弧の問題は起こらない、しかし、この
構造では第２エミッタ層４が第２ベース層３と短絡する
ことになるためＭＩＳ−ＧＴＯのトリが感度が大幅に低
下するという新たな問題を生じていた。
うに空乏層が広がっている時に、アノード電極６とカソ
ード電極７の間に上昇率の大きなオフ電圧を印加すると
、第１ベース層２と第２ベース層３のなす接合の接合容
量を通して第２ベース層３内に変位電流が流れる。オフ
状態ではゲート電極９に正の電圧が印加されているので
、変位電流はＭ工Ｓトランジスタを通ってカソード電極
７から外部に排出され、ＧＴＯのゲート電流として作用
しＧＴＯを誤点弧させることはない、しかし、抵抗性フ
ィールドプレート１５に隣接したＭＩＳトランジスタで
は事情が異なる。抵抗性フィールドプレート１５の下に
は空乏層が大きく広がるので発生する変位電流は大きな
ものとなる。この変位電流は実線ａで示すように最も近
くにあるＭＩＳトランジスタを通り外部へ排出されるが
、変位電流が大きい場合はＭＩＳトランジスタ内での電
圧降下が大きく、結果的に第２ベース層３と第２エミッ
タ層４からなる接合を順バイアスすることになり、ＭＩ
Ｓ−ＧＴＯは誤点弧を起こしてしまうという問題点があ
った。従来は、この問題点を解決するために電極１３を
カソード電極７とつなげる方法がとられていた。その従
来例を第１４図に示す。この様な構造では、変位電流は
実線ａで示したように直接カソード電極７から外部へ排
出されるので誤点弧の問題は起こらない、しかし、この
構造では第２エミッタ層４が第２ベース層３と短絡する
ことになるためＭＩＳ−ＧＴＯのトリが感度が大幅に低
下するという新たな問題を生じていた。
（発明が解決しようとする問題点）
以上のように従来Φ高耐圧プレーナ型半導体素子では、
抵抗性フィールドプレートの一端を素子が形成される第
２ベース層と同電位に設定していたために、急峻な立上
りを持つオフ電圧を印加すると抵抗性フィールドプレー
ト部から発生する大きな変位電流が素子のゲート電流と
して作用し誤点弧を起こすという問題があり、それを回
避するための従来の構造ではトリが感度が大幅に低下す
るという新たな問題を生じていた。
抵抗性フィールドプレートの一端を素子が形成される第
２ベース層と同電位に設定していたために、急峻な立上
りを持つオフ電圧を印加すると抵抗性フィールドプレー
ト部から発生する大きな変位電流が素子のゲート電流と
して作用し誤点弧を起こすという問題があり、それを回
避するための従来の構造ではトリが感度が大幅に低下す
るという新たな問題を生じていた。
本発明は、この様な問題を解決した高耐圧プレーナ型半
導体素子を提供することを目的とする。
導体素子を提供することを目的とする。
（問題点を解決するための手段）
本発明にかかる高耐圧プレーナ型半導体素子は、素子が
形成される第２ベース層を取り囲んで第２ベース層と同
導電型の層を形成し、この層にカソード電極を低抵抗接
触させることを特徴とする。
形成される第２ベース層を取り囲んで第２ベース層と同
導電型の層を形成し、この層にカソード電極を低抵抗接
触させることを特徴とする。
新たに設ける層は、素子のゲート・カソード間を実質的
に短絡しない様な方法で設ける。具体的には、■新たに
設ける層は第２ベース層と分離して形成する。■第２ベ
ース層と比べ低濃度の層を第２ベース慶と一部重なるよ
うに形成する。■新たに設ける層は反対導電型層により
第２ベース層と実質的に分離する。■新たに設ける層は
溝により第２ベース層と実質的に分離する、という方法
がとられる。更に、素子領域を有効に利用するために、
新たに設ける層に第２エミッタ層を設けてもよい。
に短絡しない様な方法で設ける。具体的には、■新たに
設ける層は第２ベース層と分離して形成する。■第２ベ
ース層と比べ低濃度の層を第２ベース慶と一部重なるよ
うに形成する。■新たに設ける層は反対導電型層により
第２ベース層と実質的に分離する。■新たに設ける層は
溝により第２ベース層と実質的に分離する、という方法
がとられる。更に、素子領域を有効に利用するために、
新たに設ける層に第２エミッタ層を設けてもよい。
（作 用）
本発明の素子構造では、オフ状態で上昇率の大きなオフ
電圧を印加すると、接合終端部から発生する大きな変位
電流は、新たに設けられた層に低抵抗接触しているカソ
ード電極から外部へ排出されるので素子が誤点弧を起こ
すことはない、また。
電圧を印加すると、接合終端部から発生する大きな変位
電流は、新たに設けられた層に低抵抗接触しているカソ
ード電極から外部へ排出されるので素子が誤点弧を起こ
すことはない、また。
新たに設けられた層は第２ベース層とは実質的に分離さ
れているので、カソード電極とつながっていても素子の
ゲート・カソード間を短絡しトリが感度の大幅な低下を
招くこともない。また、更に素子の有効面積を増やすた
めに、この層の中に第２エミッタ層を形成して導通に寄
与させることもできる。
れているので、カソード電極とつながっていても素子の
ゲート・カソード間を短絡しトリが感度の大幅な低下を
招くこともない。また、更に素子の有効面積を増やすた
めに、この層の中に第２エミッタ層を形成して導通に寄
与させることもできる。
（実施例）
以下本発明の詳細な説明する。第１図は第１の実施例の
ＭＩＳ−ＧＴＯの断面図である。従来例として示した第
１３図、第１４図と対応する部分は同じ符号を付して詳
細な説明は省く、この実施例では、第２ベース層３を取
り囲んでｐ型層１６が分離して形成されており、このｐ
型層にはカソード電極７が低抵抗接触している。
ＭＩＳ−ＧＴＯの断面図である。従来例として示した第
１３図、第１４図と対応する部分は同じ符号を付して詳
細な説明は省く、この実施例では、第２ベース層３を取
り囲んでｐ型層１６が分離して形成されており、このｐ
型層にはカソード電極７が低抵抗接触している。
この実施例によれば、オフ状態で上昇率の大きなオフ電
圧を印加しても接合終端部から発生する大きな変位電流
は、ｐ型層１６に低抵抗接触しているカソード電極７か
ら外部へ排出されるので素子が誤点弧を起こすことはな
い、またｐ型層１６は第２ベース層３とは完全に分離さ
れているので、ＭＩｓ−ＧＴＯの第２エミッタ層４と第
２ベース層３とが短絡することはなくトリが感度の低下
は生じない。
圧を印加しても接合終端部から発生する大きな変位電流
は、ｐ型層１６に低抵抗接触しているカソード電極７か
ら外部へ排出されるので素子が誤点弧を起こすことはな
い、またｐ型層１６は第２ベース層３とは完全に分離さ
れているので、ＭＩｓ−ＧＴＯの第２エミッタ層４と第
２ベース層３とが短絡することはなくトリが感度の低下
は生じない。
第２図ないし第４図は、第２ないし第４の実施例のＭＩ
Ｓ ＧＴＯの断面図である。これらの実施例ではｐ型
層１６は第２ベース層３と完全には分離されていないが
、高抵抗領域が形成されているのでＭＩＳ−ＧＴＯの第
２エミッタ層４と第２ベース層３は高抵抗でむすばれる
ことになりトリが感度の低下は生じない、第２図で示す
第２の実施例ではｐ型低濃度層１７を形成することによ
り高抵抗領域を形成している。尚、この層はカソード電
極７とつながっているので、パンチスルーを防ぐために
所定電圧で完全に空乏化しない程度の総不純物量を有し
ていることが必要である。また、第３図で示す第３の実
施例ではｎ型層１８を、第４図で示す第４の実施例では
溝１９を形成することによって高抵抗領域を形成してい
る。
Ｓ ＧＴＯの断面図である。これらの実施例ではｐ型
層１６は第２ベース層３と完全には分離されていないが
、高抵抗領域が形成されているのでＭＩＳ−ＧＴＯの第
２エミッタ層４と第２ベース層３は高抵抗でむすばれる
ことになりトリが感度の低下は生じない、第２図で示す
第２の実施例ではｐ型低濃度層１７を形成することによ
り高抵抗領域を形成している。尚、この層はカソード電
極７とつながっているので、パンチスルーを防ぐために
所定電圧で完全に空乏化しない程度の総不純物量を有し
ていることが必要である。また、第３図で示す第３の実
施例ではｎ型層１８を、第４図で示す第４の実施例では
溝１９を形成することによって高抵抗領域を形成してい
る。
第５図は第５の実施例のＭＩＳ−ＧＴＯの断面図である
。この実施例ではｐ型層１６の中に第２エミッタ層４′
を設けて素子面積の有効利用をはかっている。但し、こ
の例ではカソード電極７が第２エミッタ層４′とｐ型層
１６を短絡している側はＭＩＳトランジスタをつけなく
ても自然にターンオフするので通常のＭＩＳ−ＧＴＯの
片側だけの構成になっている。
。この実施例ではｐ型層１６の中に第２エミッタ層４′
を設けて素子面積の有効利用をはかっている。但し、こ
の例ではカソード電極７が第２エミッタ層４′とｐ型層
１６を短絡している側はＭＩＳトランジスタをつけなく
ても自然にターンオフするので通常のＭＩＳ−ＧＴＯの
片側だけの構成になっている。
第６図は第６の実施例のＭＩＳ−ＧＴＯの断面図である
。この実施例ではｐ型層１６の中に第２エミッタ層４′
を設け、いわゆるバイポーラ型ＭＯ３ＦＥＴ構造を形成
し、導通に寄与させている。
。この実施例ではｐ型層１６の中に第２エミッタ層４′
を設け、いわゆるバイポーラ型ＭＯ３ＦＥＴ構造を形成
し、導通に寄与させている。
バイポーラ型ＭＯ８ＦＥＴの部分はラッチングしていな
いのでターンオフ用のＭ工Ｓトランジスタはつける必要
がない。
いのでターンオフ用のＭ工Ｓトランジスタはつける必要
がない。
第７図は、本発明をターンオン用のＭＩＳトランジスタ
を備えたサイリスタ（以下ＭＩＳサイリスタ）に適用し
た第７の実施例である。この実施例ではサイリスタをタ
ーンオンするために、第２ベース層３を選択的に形成し
、第２エミッタ層４と第１ベース層２に挟まれた第２ベ
ース層３表面部をチャネル領域とし、この上にゲート絶
縁膜８を介してゲート電極９を形成し、ｎチャネル型Ｍ
ＩＳトランジスタが構成されている。ｐ型層１６は第２
ベース層３と同時拡散するか、または、第２ベース層３
と重ねて形成しチャネルを構成しているｐ型層と同時拡
散して形成する。この実施例の効果は第１の実施例と同
様である。
を備えたサイリスタ（以下ＭＩＳサイリスタ）に適用し
た第７の実施例である。この実施例ではサイリスタをタ
ーンオンするために、第２ベース層３を選択的に形成し
、第２エミッタ層４と第１ベース層２に挟まれた第２ベ
ース層３表面部をチャネル領域とし、この上にゲート絶
縁膜８を介してゲート電極９を形成し、ｎチャネル型Ｍ
ＩＳトランジスタが構成されている。ｐ型層１６は第２
ベース層３と同時拡散するか、または、第２ベース層３
と重ねて形成しチャネルを構成しているｐ型層と同時拡
散して形成する。この実施例の効果は第１の実施例と同
様である。
第８図は第８の実施例のＭＩＳサイリスタの断面図であ
る。この実施例では第２の実施例と同様にＰ型低濃度層
１７を形成することにより高抵抗領域を形成している。
る。この実施例では第２の実施例と同様にＰ型低濃度層
１７を形成することにより高抵抗領域を形成している。
このほかに第３・第４の実施例の様にｎ型層、溝により
高抵抗領域を形成しても同様の効果が得られる。
高抵抗領域を形成しても同様の効果が得られる。
第９図は第９の実施例のＭＩＳサイリスタの断面図であ
る。この実施例ではｐ型層１１６の中に第２エミッタ層
４′を設け、いわゆるバイポーラ型ＭＯ８ＦＥＴ構造を
形成し導通に寄与させている。
る。この実施例ではｐ型層１１６の中に第２エミッタ層
４′を設け、いわゆるバイポーラ型ＭＯ８ＦＥＴ構造を
形成し導通に寄与させている。
これまでの実施例はいずれも接合終端構造として抵抗性
フィールドプレートを用いているが、本発明は、その他
の接合終端構造に対しても適用することができる。第１
０図は本発明を通常のフィールドプレート構造に適用し
た例であり、ｐ型層１６にはカソード電極７が低抵抗接
触し、絶縁膜１２の上まで延在してフィールドプレート
として機能させている。第１１図は本発明をガードリン
グ構造に適用した例であり、 ｐｍ！層１６の外側に更
にｎ型層２０を設はガードリングとして機能させている
。このｎ型層２０は必要に応じて個数を増やし多段ガー
ドリング構造とすることができる。第１２図は本発明を
ＲＥＳＵＲＦ構造に適用した例であり、ｐ型層１６と一
部重なるようにｐ型低濃度層２１を形成し、この部分を
空乏化することにより電界集中を緩和し耐圧を高めてい
る。
フィールドプレートを用いているが、本発明は、その他
の接合終端構造に対しても適用することができる。第１
０図は本発明を通常のフィールドプレート構造に適用し
た例であり、ｐ型層１６にはカソード電極７が低抵抗接
触し、絶縁膜１２の上まで延在してフィールドプレート
として機能させている。第１１図は本発明をガードリン
グ構造に適用した例であり、 ｐｍ！層１６の外側に更
にｎ型層２０を設はガードリングとして機能させている
。このｎ型層２０は必要に応じて個数を増やし多段ガー
ドリング構造とすることができる。第１２図は本発明を
ＲＥＳＵＲＦ構造に適用した例であり、ｐ型層１６と一
部重なるようにｐ型低濃度層２１を形成し、この部分を
空乏化することにより電界集中を緩和し耐圧を高めてい
る。
本発明は上記した実施例に限られるものではなく、更に
種々変形して実施することが可能である。
種々変形して実施することが可能である。
例えば、上記各実施例では素子構造がサイリスタの場合
について説明したがトランジスタ構造の場合にも本発明
は有効である。特に、エミツタ層とベース層が短絡され
ていない素子の場合に本発明を適用すれば大きな効果が
得られる。
について説明したがトランジスタ構造の場合にも本発明
は有効である。特に、エミツタ層とベース層が短絡され
ていない素子の場合に本発明を適用すれば大きな効果が
得られる。
以上述べたように本発明によれば、素子が形成される第
２ベース層を取り囲んで第２ベース層と同導電型の層を
形成し、この層にカソード電極を低抵抗接触させること
によって、高いトリが感度を維持しながら、大きな蕃耐
量を持つ高耐圧プレーナ型半導体素子を実現することが
できる。
２ベース層を取り囲んで第２ベース層と同導電型の層を
形成し、この層にカソード電極を低抵抗接触させること
によって、高いトリが感度を維持しながら、大きな蕃耐
量を持つ高耐圧プレーナ型半導体素子を実現することが
できる。
第１図乃至第６図は本発明の第１乃至第６の実施例のＭ
ＩＳ−ＧＴＯを示す断面図、第７図乃至第９図は第７乃
至第９の実施例のＭＩＳサイリスタを示す断面図、第１
０図乃至第１２図は本発明を種々の接合終端構造に適用
した例を示す断面図、第１３図および第１４図は従来の
ＭＩ ５−ＧＴＯを示す断面図である。 １・・・ｐ型筒１エミッタ層 １１・・・ｎ十型層２
・・・ｎ型第１ベース層 １２・・・絶縁膜３・・
・ｐ型筒２ベース層 １３・・・電極４・・・ｎ型
第２エミッタ層 １４・・・電極５・・・ｐ十型層
１５・・・高抵抗体膜６・・・アノード
電極 １６・・・ｐ型層７・・・カソード電ｔ
ｉＪｉ １？・・・ｐ型低濃度層８・・・ゲ
ート絶縁＄ １８・・・ｎ型層９・・・ゲー
ト電極 １９・・・溝１０・・・絶縁膜
２０・・・ｎ型層２１・・・ｐ型低濃度層 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 Ａ ＠ ２ 図 第 Ｓ 図 Ａ 第 ７ テ 萌 １０ ｉラミ ｋ 第 １１ ｊ？ｊ に
ＩＳ−ＧＴＯを示す断面図、第７図乃至第９図は第７乃
至第９の実施例のＭＩＳサイリスタを示す断面図、第１
０図乃至第１２図は本発明を種々の接合終端構造に適用
した例を示す断面図、第１３図および第１４図は従来の
ＭＩ ５−ＧＴＯを示す断面図である。 １・・・ｐ型筒１エミッタ層 １１・・・ｎ十型層２
・・・ｎ型第１ベース層 １２・・・絶縁膜３・・
・ｐ型筒２ベース層 １３・・・電極４・・・ｎ型
第２エミッタ層 １４・・・電極５・・・ｐ十型層
１５・・・高抵抗体膜６・・・アノード
電極 １６・・・ｐ型層７・・・カソード電ｔ
ｉＪｉ １？・・・ｐ型低濃度層８・・・ゲ
ート絶縁＄ １８・・・ｎ型層９・・・ゲー
ト電極 １９・・・溝１０・・・絶縁膜
２０・・・ｎ型層２１・・・ｐ型低濃度層 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 Ａ ＠ ２ 図 第 Ｓ 図 Ａ 第 ７ テ 萌 １０ ｉラミ ｋ 第 １１ ｊ？ｊ に
Claims (6)
- （１）第１導電型の第１半導体層表面に選択的に第２導
電型の第２半導体層およびこの第２半導体層内に位置し
、第２半導体層とは実質的に短絡されない第１導電型の
第３半導体層が形成され、前記第３半導体層に低抵抗接
触する電極を有する半導体素子において、前記第２半導
体層をとり囲む第２導電型の第４半導体層が形成され、
前記電極がこの第４半導体層に低抵抗接触していること
を特徴とする高耐圧プレーナ型半導体素子。 - （２）前記第４半導体層は第１半導体層によって第２半
導体層から分離されていることを特徴とする特許請求の
範囲第１項記載の高耐圧プレーナ型半導体素子。 - （３）前記第４半導体層の不純物濃度が第２半導体層の
不純物濃度よりも低く、第４半導体層は第２半導体層の
一部と重なるように形成されていることを特徴とする特
許請求の範囲第１項記載の高耐圧プレーナ型半導体素子
。 - （４）前記第４半導体層と第２半導体層の間に第１導電
型の層が形成されていることを特徴とする特許請求の範
囲第１項記載の高耐圧プレーナ型半導体素子。 - （５）前記第４半導体層と第２半導体層の間に溝が形成
されていることを特徴とする特許請求の範囲第１項記載
の高耐圧プレーナ型半導体素子。 - （６）前記第４半導体層内に第１導電型の第５半導体層
が形成され、前記電極はこの第５半導体層に低抵抗接触
していることを特徴とする特許請求の範囲第１項記載の
高耐圧プレーナ型半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62026234A JP2633545B2 (ja) | 1987-02-09 | 1987-02-09 | 高耐圧プレーナ型半導体素子 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP62026234A JP2633545B2 (ja) | 1987-02-09 | 1987-02-09 | 高耐圧プレーナ型半導体素子 |
Publications (2)
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|---|---|
| JPS63194366A true JPS63194366A (ja) | 1988-08-11 |
| JP2633545B2 JP2633545B2 (ja) | 1997-07-23 |
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ID=12187635
Family Applications (1)
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|---|---|---|---|
| JP62026234A Expired - Fee Related JP2633545B2 (ja) | 1987-02-09 | 1987-02-09 | 高耐圧プレーナ型半導体素子 |
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| JP (1) | JP2633545B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5324670A (en) * | 1990-08-18 | 1994-06-28 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a thyristor device with improved turn-off characteristics |
| US5349213A (en) * | 1991-10-26 | 1994-09-20 | Asea Brown Boveri Ltd. | Turn-off power semiconductor device |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5122379A (ja) * | 1974-08-19 | 1976-02-23 | Sony Corp | |
| JPS53100781A (en) * | 1977-02-15 | 1978-09-02 | Toshiba Corp | Semiconductor device |
| JPS58100460A (ja) * | 1981-12-11 | 1983-06-15 | Hitachi Ltd | 縦形ｍｏｓ半導体装置 |
| JPS58125871A (ja) * | 1981-12-16 | 1983-07-27 | ゼネラル・エレクトリツク・カンパニイ | 多セル形サイリスタ |
| JPS58192368A (ja) * | 1982-05-07 | 1983-11-09 | Toshiba Corp | 高耐圧プレ−ナ型半導体装置 |
| JPS59149056A (ja) * | 1983-02-15 | 1984-08-25 | Nissan Motor Co Ltd | 縦型ｍｏｓトランジスタ |
| JPS61137368A (ja) * | 1984-12-10 | 1986-06-25 | Hitachi Ltd | 半導体装置 |
-
1987
- 1987-02-09 JP JP62026234A patent/JP2633545B2/ja not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5122379A (ja) * | 1974-08-19 | 1976-02-23 | Sony Corp | |
| JPS53100781A (en) * | 1977-02-15 | 1978-09-02 | Toshiba Corp | Semiconductor device |
| JPS58100460A (ja) * | 1981-12-11 | 1983-06-15 | Hitachi Ltd | 縦形ｍｏｓ半導体装置 |
| JPS58125871A (ja) * | 1981-12-16 | 1983-07-27 | ゼネラル・エレクトリツク・カンパニイ | 多セル形サイリスタ |
| JPS58192368A (ja) * | 1982-05-07 | 1983-11-09 | Toshiba Corp | 高耐圧プレ−ナ型半導体装置 |
| JPS59149056A (ja) * | 1983-02-15 | 1984-08-25 | Nissan Motor Co Ltd | 縦型ｍｏｓトランジスタ |
| JPS61137368A (ja) * | 1984-12-10 | 1986-06-25 | Hitachi Ltd | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5324670A (en) * | 1990-08-18 | 1994-06-28 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a thyristor device with improved turn-off characteristics |
| US5349213A (en) * | 1991-10-26 | 1994-09-20 | Asea Brown Boveri Ltd. | Turn-off power semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2633545B2 (ja) | 1997-07-23 |
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