JPH03155167A

JPH03155167A - 縦型ｍｏｓｆｅｔ

Info

Publication number: JPH03155167A
Application number: JP1294702A
Authority: JP
Inventors: Norihiro Shigeta; 重田　典博; Shigemi Okada; 岡田　茂実
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1989-11-13
Filing date: 1989-11-13
Publication date: 1991-07-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明はアバランシェ降伏による破壊耐量を増大した縦
型ＭＯＳＦＥＴに関する。

（ロ）従来の技術縦型ＭＯ５ＦＥＴは、第５図に示すように、底部に高濃
度Ｎ０型層（１）を有するＮ−型シリコン基板（２）を
ドレインとして、その表面上に所定の間隔でゲート電極
（ポリＳｉゲート＞　（３）が配置され、このゲート電
極（３）の下にチャンネル部を作るように基体（２）表
面にＰ型拡散領域〈４）とＮ＋型ソース領域（５）を形
成したもので、ゲートへの電圧印加によってゲート下の
Ｐ型拡散領域（４）（チャンネル部）を通るドレイン電
流Ｉ０を制御するようにＭＯＳＦＥＴを動作させるもの
である（例えば、特開昭６３−２６０１７６号公報）。

（６〉はＡＮ電極、（７）はガードリングである。

また、縦型ＭＯ３ＦＥＴのパターン形状には、Ｐ型拡散
領域（４）が点在するメツシュゲート型と、Ｐ型拡散領
域（４）が格子状に連続するマルチゲート型との２種類
がある。マルチゲート型のパターンは、第６図に示すと
おり基板（２）表面にＰ型拡散領域（４）を格子状に形
成し、格子状パターンの網目部分にゲート電極（３）を
点在させたもので、耐圧的に有利なことから特に高耐圧
型（例えば、４００ｖ以上）に利用される。

斯る縦型ＭＯ５ＦＥＴは、大電流高速スイッチングが可
能なので、モータ制御、スイッチングレギュレータ、Ｃ
ＲＴ偏向用として多用されている。

（八）発明が解決しようとする課題しかしながら、第７図のようにコイル負荷（７）をＭＯ
８）ランジスタ（８）でスイッチングする場合、リアク
トル負荷（７）を遮断した瞬間に高い電流変化率ｄ　ｉ
　／　ｄ　ｔで大きなサージ電圧（９）が発生し、この
ようなサージ電圧がＭＯＳトランジスタ（８）のソース
・ドレイン間に印加きれることによりＭＯＳトランジス
タ（８）は容易にアバランシェ領域まで印加される。

アバランシェ領域まで印加されたＭＯＳトランジスタ（
８）は、第８図に示すように主にＰ型拡散領域（４）と
Ｎ−型基板（２）とが形成する接合ダイオード（１０）
がなだれ降伏することにより電流を吸収しようとする。

ところが、ＭＯＳトランジスタ（８）はＮ＋ソース領域
（５）をエミッタ、Ｐ型拡散領域（４）をベース、Ｎ−
型基体（２）をコレクタとする寄生トランジスタ（１１
）が不可避的に形成きれてしまい、また、Ｎゝソース領
域（５）の底部はピンチ構造となるため、ソース領域（
５）とＰ型拡散領域（４）とのＰＮ接合はピンチ抵抗（
１２）により順バイアスきれる電位差に容易に達して寄
生トランジスタ（１１）が導通してしまう。−旦寄生ト
ランジスタ（１１）が導通すると、ＭＯＳ）ランジスタ
の阻止耐圧は寄生トランジスタ（１１）のｖｃｇ。まで
低下するので、アバランシェ電流が制御がきかない状態
で能動化したセルを流れ、結果的に素子が破壊されてし
まう現象がある。

そして、上記アバランシェ降伏は、空乏層（１３〉の内
部電界の差により基板（２）周囲のガードリング（７）
部分に近いＰ型拡散領域（４′）で生じ易い。

ところが、マルチゲート型タイプは、Ｐ型拡散領域（４
）が連続するので、ガードリング（７）部分に近い領域
で生じた降伏電流（第５図ｉ）がセルのどこで寄生トラ
ンジスタ（１１）を導通きせるかはわからない。そのた
め、従来のマルチゲート型ＭＯＳトランジスタはアバラ
ンシェ降伏に対して無防備であり、破壊に至り易い欠点
があった。

（ニ）課題を解決するための手段本発明は上記従来の欠点に鑑み成されたもので、格子状
の拡散領域（２４）の最外周領域（２５）を内側の拡散
領域（２６）と分離し、前記最外周領域（２５）にはソ
ース領域（３０）を設けずにフローティング状態にする
と共に、最外周領域（２５）表面にソース電極（３５）
をコンタクトきせることにより、アバランシェ耐量を増
大した縦型ＭＯ８ＦＥＴを提供するものである。

（＊）作用本発明によれば、アバランシェ降伏は先ず空乏層の伸び
が不安定な最外周のＰ型拡散領域（２５）で生じるので
、降伏電流は最外周領域（２５）に流れ込み、内側のＰ
型拡散領域（２６）と外側のＰ型拡散領域（２５）とは
分離されているので、前記降伏電流はセル内に流れ込む
こと無くソース電極（３５）に流れる。従って、内部セ
ルに降伏電流を流さずに済む。

（へ）実施例以下に本発明の一実施例を図面を参照しながら詳細に説
明する。

第１図は本発明の縦型ＭＯ８ＦＥＴを示す平面図、第２
図と第３図は夫々第１ｒｓＪの拡大平面図とＡＡ線拡大
断面図である。

共通ドレインとなるシリコン半導体基体（２１）は、裏
面電極形成用のＮ０型半導体層（２２）と、Ｎ−型半導
体層（２３）との２層構造から成る。Ｎ−型半導体層（
２３）の表面には、Ｐ型拡散領域（２４）が格子状に連
続的に形成され、且つ最外周のＰ型拡散領域（２５）は
、内側のＰ型拡散領域（２６）とは分離されて内側のＰ
型拡散領域（２６）を取り囲むように拡散形成される。

Ｐ型拡散領域（２４）の周囲には、これをさらに取り囲
むようにＰ型のガードリング（２７）が幾重にも形成さ
れる。（２８）はＮ０型チヤンネルストツパ、（２９）
はフィールド電極である。

内側のＰ型拡散領域（２６）の表面には、Ｎ＋型ソース
領域（３０）が形成され、ソース領域（３０）と基体（
２３）表面で挾まれたＰ型拡散領域（２４）の表面をチ
ャンネル部とする。チャンネル部（３１）上には、シリ
コン酸化膜から成るゲート絶縁膜（３２）を介してポリ
シリコンのゲート電極（３３）が格子状パターンの各網
目の上を覆うようにして配置きれている。内側のＰ型拡
散領域（２６）とは分離された最外周のＰ型拡散領域（
２５）にはソース領域（３０）を設けない。これで、最
外周のＰ型拡散領域（２５）はＭＯＳセルとして動作で
きないブローティングの状態となる０個々に独立したゲ
ート電極（３３）は、櫛歯状のアルミ電極（３４）によ
って共通接続され外部接続用の図示せぬポンディングパ
ッドに接続されている。Ｐ型拡散領域（２４）の表面に
は、Ｐ型拡散領域（２４）とソース領域（３０）の両方
にコンタクトするソース電極〈３５）が櫛歯状に形成さ
れて図示せぬソースポンディングパッドに接続されてい
る。

斯る構成の縦型ＭＯ３ＦＥＴにおいて、ソース・ドレイ
ン間にリアクトル負荷の逆起電圧によってアバランシェ
領域を超える逆方向電圧が印加された場合、その降伏電
流ｉは、空乏層（３６）の内部電界が高い部分つまりガ
ードリング（２７）に近い部分で特に生じ易く、従って
最外周のＰ型拡散領域（２５）に流入してソース電極（
３５）へと流れる。最外周のＰ型拡散領域（２５）はＮ
＋型ソース領域〈３０）が存在しないので寄生トランジ
スタは形成されない。また、最外周のＰ型拡散領域（２
５）と内側Ｐ型拡散領域（２６）とは分離されているか
ら、降伏電流ｉがＰ型拡散領域（２４）を伝ってＭＯＳ
セル部分に流れ込むことも無い。従って、ＭＯＳセル部
分において寄生トランジスタが導通してしまうことを防
止できる。

上記Ｐ型拡散領域（２４）の分離は、以下の手法で行う
のが最も簡便である。先ず第４図Ａに示すようにＮ−型
半導体層（２３）の表面にＰ型拡散領域（２４）とＰ型
ガードリング領域（２７）とを選択拡散し、その時に形
成した表面の厚い熱酸化膜（３７）をホトエツチングし
てＭＯＳセル部分表面を開孔する。

Ｐ型拡散領域（２４）は内側（２６）と最外周（２５）
とを分離したホトマスクで形成される。また、ＭＯＳセ
ル部の開口用水トマスクは、第２図のライン（３８）で
示すように最も外側のゲート電極（３３）が厚い酸化膜
（３７〉に半分掛かるようなホトマスクに変更される。

次に第４図Ｂに示すようにゲート酸化膜（３２）を形成
した後ポリシリコン層の堆積とホトエツチングによりゲ
ート電極（３３）を形成する。先の工程で厚い酸化膜（
３７）の端部が従来より内側にきているので、最も外側
のゲート電極（３３）はその約半分が厚い酸化膜（３７
）上を延在する。

そして第４図Ｃに示すように、ゲート電極り３３）をマ
スクとしてＰ型拡散領域（２４）と重なるようにボロン
をチャンネルインプラする。最外周のＰ型拡散領域（２
５〉へは、厚い酸化膜（３７〉が選択マスクとなるので
チャンネルインプラされない、また、厚い酸化膜〈３７
）が選択マスクとなることにより、最外周のＰ型拡散領
域（２５）と内側のＰ型拡散領域（２６）とがチャンネ
ルインプラによって導入された不純物によって第２図図
示Ａの部分で連結されることもない。その後、チャンネ
ル拡散をしてＰ型拡散領域（２４）を所望深さまで拡散
し、リンをインプラしてソース領域（３０）を形成する
。ソース領域（３０）もまた、厚い酸化膜（２７）で遮
られることによって、Ｎ−型半導体層＜２３）との短絡
が防止される。

斯上した製造方法によれば、最外周のＰ型拡散領域（２
５）と内側のＰ型拡散領域（２６）とを分離するために
、従来のものに比べ、第４図Ａ工程のＰ型拡散領域（２
４）形成用のホトマスクと、厚い酸化膜〈２７）をエツ
チング除去するためのホトマスクの２枚を設計変更する
ものの、残りのホトマスクは厚い酸化膜（２７）をマス
クとして活用できるので変更せずに済み、変更マスクの
枚数を最少限にできる。

（ト）発明の効果以上に説明した如く、本発明によれば最外周のＰ型拡散
領域（２５）を内側の領域（２６）と分離したので、素
子のアバランシェ領域における降伏型ｉｔがＰ型拡散領
域（２４）を伝ってＭＯＳセル部に流れ込むことが無く
、従ってＭＯＳセルの寄生トランジスタが導通しないの
で、素子を破壊から保護でき、素子のアバランシェ耐量
を増大できる。

また、厚い酸化膜り３７）を活用することにより、設計
変更に要するホトマスクの枚数を最少限に抑えることが
できる。

【図面の簡単な説明】

第１図、第２図と第３図は夫々本発明を説明するための
平面図、拡大平面図と第１図のＡＡ線拡大断面図、第４
図Ａ−Ｃはその製造方法を説明するための断面図、第５
図〜第８図は夫々従来例を説明するための断面図、平面
図、回路図および拡大断面図である。第２図第５図第６図第囚第８図

Claims

【特許請求の範囲】

（１）共通ドレインとなる一導電型の半導体基体と、前記半導体基体の表面に格子状に形成した逆導電型の拡
散領域と、前記逆導電型拡散領域の表面に形成した一導電型のソー
ス領域と、前記ソース領域と前記基体の表面にはさまれたチャンネ
ル部上に絶縁膜を介して配置したゲート電極と、前記ソース領域と前記逆導電型拡散領域との両方にコン
タクトするソース電極とを具備する縦型ＭＯＳＦＥＴに
おいて、前記格子状拡散領域の最外周の拡散領域を内側の拡散領
域とは分離し、ソース領域を除去してフローティング状
態にすると共に、前記ソース電極を前記最外周拡散領域
にもコンタクトさせたことを特徴とする縦型ＭＯＳＦＥ
Ｔ。
（２）前記最外周拡散領域のさらに外側をガードリング
領域が囲むことを特徴とする請求項第１項に記載の縦型
ＭＯＳＦＥＴ。