JPS5914928B2 - 線表示信号発生装置 - Google Patents

Description

【発明の詳細な説明】 この発明は例えばレーダのＰＰＩ表示を行なうための走
査信号のような線表示信号を発生する装置に関する。

レーダの表示装置で用いられているＰＰＩ走査を行なう
方式としてはアナログ方式とデジタル方式との両者が使
用されている。

デジタル方式は精度の面で優れているものの、回路の複
雑さ、価格及び見た目のきれいさの点でアナログ方式に
一歩ゆすっていた。

特に見た目のきれいさは表示装置として非常に重要なも
のであるがデジタルＰＰＩ走査の場合は、その信号は離
散的な階段波形のため、表示がざらざらしたものになっ
てしまう。

構成ピット数を多くしてこの階段を細分化すれば目で見
た場合に連続的な直線と見なすことができ見た目のきれ
いさを得ることができるが、この場合はＤＡ変換器の変
換速度を速（しなければならないという問題がある。

この発明の目的は動作速度が比較的遅いＤＡ変換器を用
いてもなめらかな線を表示できる線表示信号発生装置を
提供することにある。

この発明によれば座標信号はデジタル量として発生し、
この座標信号は一定周期でレジスタに格納される。

このレジスタの内容はＤＡ変換器によりアナログ信号に
変換され、遅延手段によりこのアナログ信号に対し、上
期一定周期よりも短かい量の互に異なる遅延が施された
複数の遅延信号が作られる。

これ等遅延信号が加算されて線表示信号とされる。

このようにしてＤＡ変換器の動作は比較的遅くても、遅
延手段により補間された状態になり、なめらかな表示が
行なわれる。

次に図面を参照してこの発明による線表示信号発生装置
の実施例を説明しよう。

この例はレーダのＰＰＩ表示のための走査信号を発生す
るようにした場合で、端子１１からレーダアンテナの回
転角度位置を示す例えば２逆打号の信号が正弦及び余弦
信号発生器１２へ供給される。

正弦及び余弦信号発生器１２は例えば読出専用メモリで
あって入力された角度位置信号をアドレスとし、その角
度の正弦（ｓｉｎ）及び余弦（ｃｏｓ ）をデジタル量
（２逆打号）としてそれぞれ出力する。

これ等はその入力アドレスが変化するごとにレジスタ１
３ｘ及び１３ｙにそれぞれセットされる。

これ等レジスタ１３ ｘ 、１３ ｙの内容、つまりア
ンテナ回転角度θに対しｓｉｎθ、ｃｏｓθとゲート発
振回路１４からの固定発振周期を持ったパルス数Ｎとが
レートマルチプライヤ１５ ｘ 、１５ ｙにてそれぞ
れ乗算され、Ｎ５ｉｎθ、Ｎ ｃｏｓθに対応した周波
数のパルスが得られる。

この乗算動作は端子１６からのレーダＡトリガにより開
始し、オーバフロー検出回路１７からの１走査終了信号
ＥＯ８で終了する。

乗算出力Ｎ５ｉｎθ及びＮｃｏｓθの各パルス列はカウ
ンタ１８ｘ及び１８ｙにてそれぞれ計数される。

カウンタ１８ｘ、１８ｙがオーバーフローしそうになる
とこれをオーバーフロー検出回路１７で検出して表示可
能な領域を越えて計数を進めるのを禁止するため走査終
了信号ＥＯ８を発生してゲート発振回路１４へ供給する
。

カウンタ１８ ｘ 、１８ ｙの計数内容は表示距離の
切替（以下レンジ切替という）回路１９ｘ、１９ｙを通
じてレジスタ２１ｘ、２１ｙに移される。

以上述べた部分は従来のレートマルチプライヤ方式のＰ
ＰＩ走査発生回路でも使用されているがこの発明の理解
を容易にするため、ゲート発振回路１４、レートマルチ
プライヤ１５ｘ、レンジスケール１９ｘの具体例を第２
図において説明する。

ゲート発振回路１４内において端子１６からのレーダＡ
トリガによりフリップフロップ２２がセットされ、その
セット出力によりゲート２３が開らかれる。

このゲート２３はオーバーフロー検出回路１７からのＥ
Ｏ８信号によりフリップフロップ２２がリセットされて
閉じる。

ゲート２３が開いている間、このゲート２３を通じて発
振器２４からのクロックがレートマルチプライヤ１５ｘ
内の２進カウンタ２５へ供給されて計数される。

カウンタ２５の２分の１分周出力〜２３分の１分周出力
がＡＮＤ回路２６□〜２６ｓにて得られ、これ等ＡＮＤ
回路２６□〜２６ｓにはレジスタ１３ｘのｓｉｎθを示
すＳビットの信号１１〜Ｉｓ及びゲート２３の出力がそ
れぞれ供給される。

ＡＮＤ回路２６□〜２６ｓの出力はオアゲート２７を通
じてマルチプライヤ１５ｘの出力として２進カウンタ１
８ｘへ供給される。

従ってゲート２３の出力パルス数ＮＫｓｉｎθを乗じた
値の密度のパルス信号が得られる。

このパルスは２進カウンタ１８ｘで計数され、このカウ
ンタ１８ｘの何れかの連続する計数段がレンジ信号によ
り選択される。

選択する計数段の数は１走査線の長さを何ビットで表わ
すかにより決定され、探知距離が長くなる程、上位側の
計数段が選択される。

図では端子２８からのレンジ信号により、それぞれゲー
トＧ１の群又はＧ２の群の何れかを選択し、二つのレン
ジの切替えを行なうようにした例である。

第１図の説明に戻って、従来の装置ではレンジスケール
１９ｘ ｔ １９ｙで選択された信号が、その最下位の
ビットが変化するごとにＤＡ変換器３１ｘ、３１ｙにて
それぞれアナログ信号に変換され、これ等変換された信
号は偏向増幅器３２Ｘ。

３２ｙを通じて陰極線管３３の偏向装置３４へ供給され
ていた。

なおレーダ受信機の映像増幅器３５の出力は輝度制御回
路３６を通じて陰極線管３３を輝度変調し、この陰極線
管３３には高電圧電源３７から所要の電圧が与えられて
いる。

レートマルチプライヤ１５ｘの出力は例えば第３図に示
すように角度θが大きくなるに従ってパルス間隔が狭（
なり、角度θによりパルス間隔が変化する。

このパルスをカウンタ１８ｘで計数し、これを直接ＤＡ
変換器３１ｘでアナログ信号に変換すると、その出力は
第４図において各側に対応して示すように、振幅方向の
階段的増分の量は一定であるが、その増加する時間間隔
は不定である。

従ってＤＡ変換器３１ ｘ 、３１ ｙは入力される信
号の最大変化速度、即ち第４図においてＮ５ｉｎ９０°
の変化周期△ｔで動作する必要がある。

表示がざらざらにならずなめらかになるためには１走査
線を形成するビット数を多（する必要があり、それに応
じてＤＡ変換器３１ ｘ 、３１ ｙとして高速度で動
作するものが必要となり、よい表示が得られる程度に十
分高速度で動作するＤＡ変換器は得難い。

この発明ではレジスタ２１ ｘ 、２１ ｙへの信号の
格納を一定周期で行ない、ＤＡ変換器３１Ｘ。

３１ｙの変換出力に対し、上記一定周期よりも短かい互
に異なる遅延を与えた複数の遅延信号をそれぞれ作り、
これ等を加算して偏向増幅器へ供給する。

即ち第１図に示すようにゲート発振回路１４の発振出力
はパルス分周回路３８にて分周され、その分周出力によ
りレジスタ２１ｘ、２１ｙに対するセット動作が行なわ
れる。

パルス分周回路３８は例えば第２図に示すように発振回
路１４のゲート２３の出力によりシフト動作されるシフ
トレジスタ３９と、その複数のシフト段の出力が供給さ
れ、出力が初段に帰還されるＮＡＮＤ回路４１と、ＮＡ
ＮＤ回路４１の出力を反転するインバータ４２と、その
反転出力をレンジスケール１９ｘ、１９ｙの出力と位相
合せする遅延線４３とより構成され、遅延線４３の出力
が分周回路３８の出力となる。

遅延線４３は無反射抵抗器４０で終端されである。

ＤＡ変換器３１ｘ、３１ｙの出力はそれぞれ遅延線４４
ｘ ｔ ４４ ｙに供給され、これ等遅延線４４ｘ、
４４ｙよりそれぞれタップが導出され、これ等タップは
それぞれ加算抵抗器４５Ｘ１〜４５ｘｋ、４５ｙｘ〜４
５ｙｋを通じて加算増幅器４６ ｘ ｔ ４６ ｙの入
力側に接続される。

遅延線４４ｘ、４４ｙは無反射終端４７ ｘ 、４７
ｙにて終端されている。

加算増幅器４６ｘ、４６ｙの出力はそれぞれ偏向増幅器
３２ ｘ 、３２ ｙを通じて偏向装置３４へ供給され
る。

加算増幅器４６Ｘ。４６ｙには帰還抵抗器４８ ｘ ｔ
４８ ｙがそれぞれ接続される。

遅延線４４ｘ、４４ｙによりそれぞれ異なる遅延量の複
数の遅延信号を得るが、その遅延量は何れもレジスタ２
１ ｘ ｔ ２１ ｙに対するセットパルス周期よりも
短かくされる。

例えば遅延線４４Ｘ。４４ｙの各タップを等間隔に出し
、最大遅延を上記セットパルス周期から隣接タップ間の
遅延量を引いた値に選定される。

一方の遅延線４４ｘ側を例とし、第５図にタップが４つ
の場合を示す。

抵抗器４５Ｘ１〜４５Ｘ４の各抵抗値をＲ１抵抗器４８
ｘの抵抗値をＲ／４とした場合に、第６図に示すような
階段波状の入力Ｅが与えられたとすると、抵抗器４５Ｘ
２，４５Ｘ３，４５Ｘ４にはそれぞれＴ１だげ順次遅れ
た信号す、ｃ、ｄが得られ、これ等と入力Ｅとが加算増
幅器４６ｘでそれぞれに＝４分の１の振幅とされて加算
された出力ｅが得られる。

入力Ｅのレベルが変化する周期Ｔはレジスタ２１ｘに対
するセット周期であり、遅延線４４ｘの遅延時間はＤで
あり、その隣接タップ間の遅延時間はＴ１ であり、
Ｔ＝Ｄ＋Ｔ１に選定され、よって出力ｅは周期Ｔ内にお
いて、入力Ｅの増加分が、ｋ＝４分割されて周期Ｔ１ご
とに順次増加する。

つまり入力の周期Ｔにおける変化が補間され、なめらか
な変化になる。

遅延線４４ｙ側も同様に動作する。

以上述べたようにこの発明においてはＤＡ変換器３１ｘ
、３１ｙの動作速度はレジスタ２１Ｘ。

２１ｙの内容の変化周期、つまりパルス分周回路３８よ
りのセットパルスの周期Ｔに対して動作可能であればよ
く、従ってＤＡ変換器３１Ｘ。

３１ｙの出力の変化は速（ても周期Ｔであるが、この周
期Ｔにおける変化が遅延線４４ ｘ ｔ ４４ ｙによ
る複数の遅延信号により補間されて変化がなめらかにな
り、陰極線管の表示面上できざぎざにならない。

なお第４図に示したように従来においてはＤＡ変換器の
出力の変化周期は一定せず、変化の振幅が一定であるが
、この発明では第７図に示すようにＤＡ変換器の出力は
変化周期は曲線５１のように一定となり、その振幅の変
化量が異なり、加算増幅器の出力は曲線５２のように小
さい周期で小さい振幅変化の信号になる。

上記の例のようにゲート発振回路１４の出力パルス周波
数を比較的高くしておけば、ＤＡ変換器の出力の振幅精
度が高くなり、上記補間によっても高い精度が得られる
。

上述においてはこの発明をデジタル式ＰＰＩ表示の走査
に適用したが、いわゆる陰極線管表示装置やＸＹレコー
ダなどにおいてＸ、Ｙ座標信号をデジタル信号として供
給する場合にもこの発明を適用でき、また一次元表示の
場合にも適用できる。

【図面の簡単な説明】

第１図はこの発明による線表示信号発生装置をレーダ表
示装置に適用した例を示す系統図、第２図は第１図の＝
部の詳細例を示す図、第３図はＮ５ｉｎθのパルス列の
例を示す波形図、第４図は従来のデジタル走査装置ＯＤ
Ａ変換器の出力を示す波形図、第５図は遅延及び加算回
路部分を示す図、第６図はその動作を示す波形図、第７
図はＤＡ変換器出力波形及び加算増幅器出力波形を示す
図である。 ２１ ｘ ｔ ２１ ｙ ：座標信号源としてのレジス
タ、３１ｘ、３１ｙ：ＤＡ変換器、３３：陰極線管、３
４：偏向装置、３８：レジスタ２１ ｘ 、２１ ｙに
対しセットパルスを発生する回路、４４Ｘ。 ４４ｙ：遅延線、４６ ｘ ｙ ４６ ｙ ’加算増幅
器。

Claims (1)

【特許請求の範囲】
1. １ デジタル量として座標信号を発生する座標信号源と
   、その座標信号が一定周期で格納されるレジスタと、そ
   のレジスタの内容をアナログ信号に変換するＤＡ変換器
   と、その変換出力に対し、上記一定周期よりも短かい互
   に異なる遅延を与えて複数の遅延信号を作る遅延手段と
   、これ等遅延信号を加算して線表示信号とする加算回路
   とを有する線表示信号発生装置。