JPS59149426A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、ディジタル信号を扱う半導体集積回路装置
に関する。

ＴＴＬ（）ランジスタ　トランジスタ　ロジック）回路
は、高速動作を行わせることが出来る反面、消費電流が
大きく、ゲート集積度が低いという欠点がある。

一方、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジス
タ）で構成された０ＭＯ８（相補型ＭＯ８）等は、比較
的低速である反面、低消費電流であるとともにゲート集
積度が高くできるという特長を持っている。

そこで、本願発明者は、内部論理ブロックを０Ｍ０８回
路等の低消費電流で、高集積度の回路構成とし、その出
力回路をＴＴＬ回路によって構成することにより、上記
両回路の特長を生かした新規な半導体集積回路装置を得
ることを考えた。

しかし、従来のＴＴＬ出力回路においては、その動作に
必要な入力電流が比較的大きく、上記ＣＭＯＳ回路等の
ように駆動電流の比較的小さい回路で直接駆動しだので
は、ここでのインターフェイスにおいて信号伝播速度が
大幅に遅くなってしまう。

甘だ、上記ＴＴＬ回路を駆動する０Ｍ０８回路等のファ
ン−アラ）　（Ｆａｎ　−Ｑｕｔ　）数が多く取れない
ため、０Ｍ０８回路等とＴＴＬ出力回路との間に比較的
大きなチップサイズのＣＭＯＳバッファ回路が多数必要
となって集積度を低下させてしまうという欠点が生じる
。

この発明の目的は、比較的高速であるとともに、低消費
電流で高集積度の新規な半導体集積回路装置を提供する
ことにある。

この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。

以下、この発明を実施例とともに詳細に説明する。

第１図には、この発明の一実施例のブロック図が示され
ている。

同図において、ＴＴＬ人カバカバッファバイポーラ型ト
ランジスタで構成され、ＴＴＬ出力バッファは、ＭＯＳ
ＦＥＴとバイポーラ型トランジスタとの組合せ回路より
構成される。そして、内部論理ブロックは、ＭＯＳＦＥ
Ｔ（絶縁ゲート型電界効果トランジスタ）で構成されて
いる。特に制限されないが、この実施例では、上記内部
論理ブロックは、ＣＭＯ８（相補型ＭＯ８）ゲートアレ
イで構成されている。

これらの各回路素子は、それぞれ公知の半導体集積回路
の製造方法によって、１個のシリコンのような半導体基
板上において形成される。

また、この実施例の半導体集積回路装置（ＩＣ）は、特
に制限されないが、その回路機能がマスタースライス方
式により決定される。すなわち、トランジスタ、ダイオ
ード、抵抗、及びＭＯＳＦＥＴなどの各回路素子を適当
に配置した基本パターンを作っておいて、この基本パタ
ーン間を必要に応じて相互接続する配線マスクだけを変
えることで各種の回路機能を持つ半導体集積回路装置を
得るものである。これによシ、多品種、小量生産の半導
体集積回路装置の量産性を向上させるものである。

外部端子ＩＮ＋〜ＩＮｎには、ＴＴＬレベルの入力信号
が印加される。ＴＴＬ人カバカバッファこれらを受けて
、０Ｍ０８回路の信号レベルに変換するものである。

ＣＭＯＳゲートアレイは、上記ＴＴＬ人カバカバッファ
の信号を受けて、その回路機能に従った情報処理を行い
、出力すべき情報信号を形成する。

ＴＴＬ出力パッファは、上記ＣＭＯＳゲートアレイで形
成された出力すべき情報信号を受け、そのまま、又は所
定の論理処理を行い外部端子０ＵＴ１〜ＯＵＴｍを介し
て外部負荷を駆動する。このＴＴＬ出力バッファは、Ｔ
ＴＬレベルの大きな駆動能力を持たせることによシ、０
ＭＯ８出力バッファを用いる場合に比べて、その高速動
作化を図っている。

この場合において、単にＣＭＯＳゲートと、ＴＴＬ出力
回路とを組合せただけでは、前述のよう表問題が生じて
しまう。

そこで、この実施例では、ＴＴＬ出力バッファは、次の
ような回路構成とされる。

第２図には、上記ＴＴＬ出力バッファの一実施例の回路
図が示されている。

この実施例では、特に制限されないが、出力すべき信号
を形成する０Ｍ０８回路は、ｐチャンネルＭＯ８ＦＥＴ
Ｍ＋　、Ｍ２とｎチャンネルＭＯ８ＦＥＴＭｓ　、Ｍ４
　とで構成されたナンド（ＮＡＮＤ）回路であり、入力
信号ｉｎｌ　、ｉｎ２のナンド出力を形成する。

そして、ナンド出力は、この実施例のＴＴＬ出カバカバ
ッファ成するｎチャンネルＭＯ８ＦＥＴで構成されたフ
ェイズスプリ、りＭＯＳ　Ｆ　Ｅ　ＴＭｓのゲートに直
接印加される。

このＭＯ８ＦｇＴＭｓのドレイン及びソース出力は、ト
ランジスタＱ１ないしＱ４から成るトーテムポール型プ
ッシュプル出力回路に伝えられる。

コノトーテムホール型出力回路において、出力トランジ
スタＱ３のベース、エミッタ間に設ケラれたトランジス
タＱ４及び抵抗Ｒ４，Ｒ５は、アクティブプルダウン回
路でアシ、出力トランジスタＱ３のオフへの切９換わり
時のベース電荷を強制的に引き抜いてその高速動作化を
図るとともに、入出力特性の改善を行う。

そして、上記出力トランジスタＱ２のベースと、上記フ
ェイズスプリッタｆＶＩ　ＯＳ　Ｆ　Ｅ　Ｔ　ＩＶＩ　
ｓのドレインとの間には、出力トランジスタＱ２のオフ
への切り換わシ時のベース電荷を引き抜くため、ショッ
トキーダイオードＤ１が設けられる。

また、上記出力トランジスタＱ２のベース、エミッタ間
にバイアス抵抗Ｒｓが設けられている。

上記フェイズスプリッタＭＯ８ＦＥＴＭｓのドレインに
は、負荷抵抗Ｒ１が設けられ、出力トランジスタＱｌ、
Ｑ２のコレクタには、電流制限用抵抗Ｒ２が設けられて
いる。なお、Ｑ＋　　＋Ｑａ　　、Ｑ４は、ショットキ
ートランジスタと呼ばれる。トランジスタのベースとコ
レクタをショットキーダイオードでクランプしたトラン
ジスタを用いているが、特に制限されていないが通常の
トランジスタを用いても良い。

第３図には、上記ＴＴＬ人カバ、ノアの入力部の一実施
例の回路図が示されている。

特に制限されないが、この実施例では、ｐｎｐトランジ
スタＱ５によ、９、ＴＴＬレベルの入力信号を受け、そ
のエミッタ出力を飽和防止用ダイオードＤ４を、介して
バイポーラ型トランジスタで構成されたフェイズスプリ
ッタトランジスタＱ６のベースに伝え、上記同様なトー
テムポール型の出力回路を駆動して、ＣＭＯＳレベルを
得るものである。また、ダイオードＤ５は、上記トラン
ジスタＱ６のベース電荷を引き抜くだめのものである。

なお、特に制限されないがＱ６は、この実施例ではショ
ットキートランジスタを用いている。

以上説明したこの実施例によれば、フェイズスプリッタ
トランジスタに直接ＣＭＯ８回路で形成された出力すべ
き信号を印加するものである。このフェイズスプリッタ
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｍ　！ｌの入力インピーダンス
が大きく駆動電流を必要としないので電流駆動能力の小
さい０Ｍ０８回路Ｍ＋　、Ｍ２Ｍｓ　、Ｈａによっても
十分に駆動することができる。

そして、０Ｍ０８回路のファン−アウト数もＣＭＯ８回
路相互間におけると同様に複数とることが出来る。

また、この実施例のＴＴＬ出力回路は、通常のＴＴＬ回
路における入力部を回路が省略されているので、通常の
Ｔ’Ｉ’Ｌ回路に比べその信号伝播速度を速くすること
ができるとともに、素子数が少ないことより、ＩＣチッ
プサイズの小型化及び低消費電流化を図ることができる
。

また、上記実施例のように、ＣＭＯＳゲートアレイの出
力部をＴＴＬ出力バッファとした場合には、従来のＣＭ
ＯＳゲートアレイに比べ、ＴＴＬ出力回路の方が大幅に
電流駆動能力が大きいからその分だけ動作スピードの高
速化することができる。

また、従来のＴＴＬゲートアレイに比べて、上記ＣＭＯ
Ｓゲートアレイを用いた場合には、低消費電流化及び高
集積化を図ることが７きる。

さらに、この実施例のＣＭＯＳゲートアレイは、広く使
用されているＴＴＬ−ＩＣとコンノ（チプルになるので
、その使用範囲が拡大する。

この発明は、前記実施例に限定されない。

上記フェイズスプリッタＭＯ８ＦＥＴを複数並列形態と
して、ノア（ＮＯＲ）ゲート機能を付加するものであっ
てもよい。

また、上記フェイズスプリッタＭＯＳ　Ｆ　Ｅ　ＴＭｓ
のケートと出力トランジスタＱ１のベース電位を強制的
にロウレベルとして、出力端子ＯＵＴをノ・イインピー
ダンスとする出力イネーブル機能を付加するものであっ
てもよい。このイネーブル機能は、上記ＭＯ８ＦＥＴＭ
ｓ　、）ランジスタＱ１をオフさせるだけでよいので、
ＭＯ８ＦＥＴ回路により実現することができる。

上記実施例において、ショットキーダイオード。

電流制限用抵抗等の付属的素子は、特に必要でない場合
には、省略するものであってもよい。

−また、第３図のＴ　’ｒ　Ｌ人カバッファは、その入
力素子としてＭＯＳＦＥＴを用いるものであってもよい
。

さらに、ＴＴＬ出力バッファにおける出力部の不随的回
路構成は、種々変形できるものである。

この発明は、例えば上記ＣＭＯ８回路の他、単一（Ｐ又
はＮ）チャンネルのＭＯ８回路のように比較的電流駆動
能力の小さい回路で形成した出力すべき情報信号をＩＣ
外部にＴＴＬレベルで出力するような、例えば、上記ゲ
ートアレイ、１チツプマイクロプロセツサ、マイクロコ
ンピュータ等のディジタル半導体集積回路装置に広く利
用できるものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すブロック図、 第２図は、そのＴＴＬ出力バッファの一実施例を示す回
路図、 第３図は、そのＴＴＬ人カバカバッファ力部の一実施例
を示す回路図である。

Claims (1)

1. 【特許請求の範囲】 １、ＭＯＳＦＥＴで構成された内部論理回路によって形
   成された出力すべき信号を受けるフェーズスプリッタＭ
   Ｏ８ＦＥＴと、このフェイズスゲリッタＭＯ８ＦＥＴの
   ドレイン及びソース出力で駆動され、バイポーラ型トラ
   ンジスタで構成されたトーテムポール型ブツシュグル出
   力回路とを含むＴＴＬ出力バッファを具備することを特
   徴とする半導体集積回路装置。 ２、上記出力すべき信号は、ＣＭＯ８論理回路で形成さ
   れたものであることを特徴とする特許請求の範囲第１項
   記載の半導体集積回路装置。 ３、上記ＣＭＯ８論理回路は、ゲートアレイロジック回
   路で構成され、その入力部には外部からのＴＴＬレベル
   の信号をＣＭＯＳレベルの信号に変換するＴＴＬ人カパ
   ッファが設けられるものであることを特徴とする特許請
   求の範囲第２項記載の半導体集積回路装置。