JPS59117330A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS59117330A JPS59117330A JP57226140A JP22614082A JPS59117330A JP S59117330 A JPS59117330 A JP S59117330A JP 57226140 A JP57226140 A JP 57226140A JP 22614082 A JP22614082 A JP 22614082A JP S59117330 A JPS59117330 A JP S59117330A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- signal
- semiconductor integrated
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ディジタル信号を扱う半導体集積回路装置
に関する。
に関する。
ＭＯ３ＦＥＴＣ絶縁ゲート型電界効果トランジスタ）で
構成されたＣＩｖｌｏＳ（相補型Ｍ ＯＳ ）は、信号
が変化した時しか電流を消費しないから極めて低消費電
力で、内部論理ゲートの動作速度も比較的速いという特
長をもっている。
構成されたＣＩｖｌｏＳ（相補型Ｍ ＯＳ ）は、信号
が変化した時しか電流を消費しないから極めて低消費電
力で、内部論理ゲートの動作速度も比較的速いという特
長をもっている。
しかし、その電流駆動能力が小さいため、その出力部で
極端に速度が遅くなってしまう。ちなみに、内部ゲート
−当たりの信号伝播速度は、数ｎｓ程度であるが出力部
では数＋ｎｓと大幅に遅くなって１７よう。
極端に速度が遅くなってしまう。ちなみに、内部ゲート
−当たりの信号伝播速度は、数ｎｓ程度であるが出力部
では数＋ｎｓと大幅に遅くなって１７よう。
そこで、出力部を駆動能力の大きなバイポーラ型トラン
ジスタ回路で構成することが考えられている。この場合
、第１図に示すようにトーテムポール型ブツシュプル出
力回路を用いると、トランジスタＱ１．Ｑ２のターンオ
フに要する遅れ時間において、両トランジスタＱｌ、Ｑ
２が共にオン状態となって大きな貫通電流が流で、上記
ＣＭＯ８４Ｊ積回路の特長である低消費電力が用なわれ
てしまう。特に、同図の回路では、インバータ■Ｖ２で
の時間遅れとトランジスタＱ１のターンオフ時間とによ
り、出力すべき信号ｉｎがハイレベルからロウレベルに
変化する時、上記大きな貫通電流が流れるものとなる。
ジスタ回路で構成することが考えられている。この場合
、第１図に示すようにトーテムポール型ブツシュプル出
力回路を用いると、トランジスタＱ１．Ｑ２のターンオ
フに要する遅れ時間において、両トランジスタＱｌ、Ｑ
２が共にオン状態となって大きな貫通電流が流で、上記
ＣＭＯ８４Ｊ積回路の特長である低消費電力が用なわれ
てしまう。特に、同図の回路では、インバータ■Ｖ２で
の時間遅れとトランジスタＱ１のターンオフ時間とによ
り、出力すべき信号ｉｎがハイレベルからロウレベルに
変化する時、上記大きな貫通電流が流れるものとなる。
また、上記貫通電流により、０Ｍ０３回路の電源ライン
に大きなノイズが発生して、０Ｍ０３回路のラッチア・
７プ及び誤動作の原因にもなるという新な問題の生じる
ことが判明した。
に大きなノイズが発生して、０Ｍ０３回路のラッチア・
７プ及び誤動作の原因にもなるという新な問題の生じる
ことが判明した。
この発明の目的は、比較的高速であるとともに、低消費
電力の半導体集積回路装置を提供することにある。
電力の半導体集積回路装置を提供することにある。
この発明の他の目的は、ＣＭ ＯＳ回路側でのう７チア
、プ及び誤動作を防止した半導体１μ積回路装置を提供
することにある。
、プ及び誤動作を防止した半導体１μ積回路装置を提供
することにある。
この発明の更に他の目的は、以下の説明及び図面から明
らかになるであろう。
らかになるであろう。
以下、この発明を実施例とともに詳細に説明する。
第２図には、この発明の一実施例をブロック図が示され
ている。
ている。
同図において、半導体集積回路装置ＩＣは、０Ｍ０３回
路で構成された内部論理ブロックと、バイボーラバ゛（
出力トランジスタを含む出力部とで構成されている。こ
れらの各回路を構成する素子は、それぞれ公知の半導体
１積回路の製造方法によって、１ （［１ｉ１のシリコ
ンのような半導体基板上において形成される。
路で構成された内部論理ブロックと、バイボーラバ゛（
出力トランジスタを含む出力部とで構成されている。こ
れらの各回路を構成する素子は、それぞれ公知の半導体
１積回路の製造方法によって、１ （［１ｉ１のシリコ
ンのような半導体基板上において形成される。
また、この実施例の半導体集積回路装置ＮＧ）は、特に
制限されないが、その回路機能がマスタースライス方式
により決定される。すなわち、バイポーラトランジスタ
、ダイオード、抵抗、及びＭＯ３ＦＥ’ｒなどの各回路
素子を適当に配置した基本パターンを作っておいて、こ
の！℃オーパターン間を必要に応しで相互接続する配線
マスクだけを変えることで各種の回路機能を持つ平導体
隻債回路装置を得るものである。これにより、多晶鍾。
制限されないが、その回路機能がマスタースライス方式
により決定される。すなわち、バイポーラトランジスタ
、ダイオード、抵抗、及びＭＯ３ＦＥ’ｒなどの各回路
素子を適当に配置した基本パターンを作っておいて、こ
の！℃オーパターン間を必要に応しで相互接続する配線
マスクだけを変えることで各種の回路機能を持つ平導体
隻債回路装置を得るものである。これにより、多晶鍾。
小量生産の半導体集積回路装置の開度性を向上させるも
のである。
のである。
外部端子Ｔ 、Ｎ ］〜ＩＮｎには、ＴＴ［、レベル又
はＣＭＯＳレヘルレベル信号が印加される。特に制限さ
れないが、ＴＴＬレベルの人力信号を受ける場合には、
Ｔ Ｔ Ｌ入カバソファ回路が設けられて、０Ｍ０３回
路の信号レベルに変換するものである。
はＣＭＯＳレヘルレベル信号が印加される。特に制限さ
れないが、ＴＴＬレベルの人力信号を受ける場合には、
Ｔ Ｔ Ｌ入カバソファ回路が設けられて、０Ｍ０３回
路の信号レベルに変換するものである。
ＣＭ ＯＳゲートアレイは、上記端子ＩＮ１〜ｒＮｎか
ら供給された信号を受けて、その回路機能に従った情報
処理を行い、出力すべき情報信号を形成する。
ら供給された信号を受けて、その回路機能に従った情報
処理を行い、出力すべき情報信号を形成する。
出力部は、上記ＣＭＯＳゲートアレイで形成された出力
すべき情報信号を受け、そのまま、又は所定の論理処理
を行い外部端子０ＵＴＩ〜ＯＵＴｍを介して外部負荷を
駆動する。この出力部は、大きな駆！ＩＪ１能力によっ
てその高速化を図るため、出力素子がバイポーラ型ト・
ランジスクにより構成されたトーテムポール型プッシュ
プル回路が用いられている。
すべき情報信号を受け、そのまま、又は所定の論理処理
を行い外部端子０ＵＴＩ〜ＯＵＴｍを介して外部負荷を
駆動する。この出力部は、大きな駆！ＩＪ１能力によっ
てその高速化を図るため、出力素子がバイポーラ型ト・
ランジスクにより構成されたトーテムポール型プッシュ
プル回路が用いられている。
上記トーテムポール型プッシュプル回路における大きな
貰通電２＋Ｅが発生ずることを防止するため、この実施
例では、上記出力部は次のような回路構成とされる。
貰通電２＋Ｅが発生ずることを防止するため、この実施
例では、上記出力部は次のような回路構成とされる。
第３図には、上記出力部の一実施例の回路し１が示され
てい、５゜ 上記Ｃ，Ｍ ＯＳゲートアレイで形成された出力すべき
情報信号ｉｎは、次のようなＣＭｏ５論理回路により論
理処理が施される。ずなわぢ、特に制限されないが、チ
ン１−ゲーｌ−回路Ｇｌ、Ｇ２の一方の入力と出力とを
互いに交差結線して、ラッチ形態とする。そして、上記
ナントゲート回路Ｇ１の他方の入力には、上記信号ｉｎ
をそのまま供給し、上記ナントゲート回路Ｇ２の他方の
入力には、上記信号ｉｎをインバータＩＶ３を通ずこと
Ｃによりその反転信号を供給する。また、」１記ナント
ゲート回路Ｇｌ、Ｇ２の出力Ａ、Ｂは、それぞれインバ
ータＩＶ４．ＩＶ５を通してトーテムポール型プ、シュ
プル出力トランジスタＱｌ、Ｇ２のベースに供給する。
てい、５゜ 上記Ｃ，Ｍ ＯＳゲートアレイで形成された出力すべき
情報信号ｉｎは、次のようなＣＭｏ５論理回路により論
理処理が施される。ずなわぢ、特に制限されないが、チ
ン１−ゲーｌ−回路Ｇｌ、Ｇ２の一方の入力と出力とを
互いに交差結線して、ラッチ形態とする。そして、上記
ナントゲート回路Ｇ１の他方の入力には、上記信号ｉｎ
をそのまま供給し、上記ナントゲート回路Ｇ２の他方の
入力には、上記信号ｉｎをインバータＩＶ３を通ずこと
Ｃによりその反転信号を供給する。また、」１記ナント
ゲート回路Ｇｌ、Ｇ２の出力Ａ、Ｂは、それぞれインバ
ータＩＶ４．ＩＶ５を通してトーテムポール型プ、シュ
プル出力トランジスタＱｌ、Ｇ２のベースに供給する。
なお、トランジスタＱｌのコレクタと電椋奄圧Ｖｃｃと
の間には、電流制限用抵抗Ｒが設けられ、トランジスタ
Ｑ２のベース、コレクタ間には、トランジスタＱｌの飽
和動作を軽減させるためのシ・７トキーダイオードＤＺ
が設けられている。
の間には、電流制限用抵抗Ｒが設けられ、トランジスタ
Ｑ２のベース、コレクタ間には、トランジスタＱｌの飽
和動作を軽減させるためのシ・７トキーダイオードＤＺ
が設けられている。
次に、この実施例回路の動作を第４図のタイミング図に
従って説明する。
従って説明する。
出力すべき情報信号ｉｎがハイレ・−、ル（論理“１”
）からロウレベル（論理“０″）に変化した時、上記ゲ
ート回路Ｇ１の出力Ａば、その入力ロウレベルにより速
やかにハイレベルに変化する。
）からロウレベル（論理“０″）に変化した時、上記ゲ
ート回路Ｇ１の出力Ａば、その入力ロウレベルにより速
やかにハイレベルに変化する。
一方、」二記ゲート回路Ｇ２の出力Ｂは、上記インバー
タＩＶ３の出力がハイレベルであること、及び上記ゲー
ト回路Ｇ１の出力Ａがハイレベルに変化したことを待っ
てロウレベルに変化するので、これらの信号の信号伝播
遅延時間Δｔだけ遅れてしまう。
タＩＶ３の出力がハイレベルであること、及び上記ゲー
ト回路Ｇ１の出力Ａがハイレベルに変化したことを待っ
てロウレベルに変化するので、これらの信号の信号伝播
遅延時間Δｔだけ遅れてしまう。
また、上記信号ｉｎがロウレベル（論理“Ｏ”）からハ
イレベル（論理“１”）に変化した時、上記デーｌ−回
１７＆Ｇ２の出力Ｂは、インバータＩＶ３を通した信号
のロウレベルにより速やかにハイレベルに変化する。一
方、上記ゲーＩ・回路Ｇ１の出力Ａは、上記信号ｉｎが
ハイレベルになっているので、上記デーｌ−回路Ｇ２の
出力Ｂがハイレベルに変化したことを待ってロウレベル
に変化するので、これらの信号の信号伝播遅延時間Δｔ
だけ遅れてしまう。
イレベル（論理“１”）に変化した時、上記デーｌ−回
１７＆Ｇ２の出力Ｂは、インバータＩＶ３を通した信号
のロウレベルにより速やかにハイレベルに変化する。一
方、上記ゲーＩ・回路Ｇ１の出力Ａは、上記信号ｉｎが
ハイレベルになっているので、上記デーｌ−回路Ｇ２の
出力Ｂがハイレベルに変化したことを待ってロウレベル
に変化するので、これらの信号の信号伝播遅延時間Δｔ
だけ遅れてしまう。
そして、上記ゲート回路Ｇ１．Ｇ２の出力Ａ。
Ｂは、インハークＩＶ４．ＩＶ５により反転されてトー
テムポール型出力トランジスタＱ１．Ｇ２のベースに伝
えられる。この駆動信号Ａ’ 、Ｂ’は、上記時間ΔＬ
の間共にロウレベル（トランジスタＱｌ、Ｑ２のオフレ
ベル）となっている。したがって、１−ランジスクＱ１
又はＧ２のターンオフに時間遅れかぁ−、でも、上記時
間Δｔを設けたことにより共にオ、／状憇になることが
なく、両トランジスタＱ１．（λ２が共にオフ状態にＩ
（ることにより発生ずる大きな貰ｊｍ電流が流れること
を防止できる。
テムポール型出力トランジスタＱ１．Ｇ２のベースに伝
えられる。この駆動信号Ａ’ 、Ｂ’は、上記時間ΔＬ
の間共にロウレベル（トランジスタＱｌ、Ｑ２のオフレ
ベル）となっている。したがって、１−ランジスクＱ１
又はＧ２のターンオフに時間遅れかぁ−、でも、上記時
間Δｔを設けたことにより共にオ、／状憇になることが
なく、両トランジスタＱ１．（λ２が共にオフ状態にＩ
（ることにより発生ずる大きな貰ｊｍ電流が流れること
を防止できる。
上記時間Δｔは、ＣＭ ＯＳゲート回路における信号伝
播遅延時間により決定され、は＼５ｎｓ程度であり、一
方トランジスタＱ１又はＧ２のターンオフに要Ｊ゛る時
間ばは＼’３ｎｓ程度であるので、通常のＣＭＯＳケー
ト回路を用いることにより、上記出力１ランジスタＱｌ
、Ｇ２が共にオン状態になることはない。
播遅延時間により決定され、は＼５ｎｓ程度であり、一
方トランジスタＱ１又はＧ２のターンオフに要Ｊ゛る時
間ばは＼’３ｎｓ程度であるので、通常のＣＭＯＳケー
ト回路を用いることにより、上記出力１ランジスタＱｌ
、Ｇ２が共にオン状態になることはない。
第５図には、この発明の他の一実施例の回路図がボされ
ζいる。
ζいる。
この実施例では、出力ハイインピーダンスを含む３状５
Ｑ （ｌ〜ライステート）出力機能を持たせている。ず
なわら、上記ランチ形態のゲート回路Ｇ１、Ｇ２として
、３人力のナントゲート回路を用い、第３の人力に出力
イネーブル信号ＯＥを供給するものである。
Ｑ （ｌ〜ライステート）出力機能を持たせている。ず
なわら、上記ランチ形態のゲート回路Ｇ１、Ｇ２として
、３人力のナントゲート回路を用い、第３の人力に出力
イネーブル信号ＯＥを供給するものである。
この実施例回路では、この出力イネーブル信号ＯＥをロ
ウレベルとすると、上記信号ｉｎに無関係にその出力Ａ
、Ｂをハイレベルにできるから、駆動信号Ａ’ 、Ｂ’
が共にロウレベルとなって１ランジスタＱｌ、Ｇ２を共
にオフ状態とすることができる。
ウレベルとすると、上記信号ｉｎに無関係にその出力Ａ
、Ｂをハイレベルにできるから、駆動信号Ａ’ 、Ｂ’
が共にロウレベルとなって１ランジスタＱｌ、Ｇ２を共
にオフ状態とすることができる。
第６図には、この実施例の半導体集積回路装置の概略構
造断面し１が示されている。
造断面し１が示されている。
この実施例では、Ｐ型半導体基板１が用いられ、その表
面に公知の半導体築積回装造方法により次の各半導体層
等が形成される。
面に公知の半導体築積回装造方法により次の各半導体層
等が形成される。
上記基板１の表面の素子形成領域に選択的にいわゆるＮ
＋コレクタ埋込層２が形成される。このコレクタ埋込層
２を含む上記基板１の表面にＮ−エピタキシアル成長層
が形成され、このエピタキシアル成長層は、Ｐ十素子分
離領域４により３ａ及び３ｂのような素子形成領域とし
て互いに電気的に分離される。
＋コレクタ埋込層２が形成される。このコレクタ埋込層
２を含む上記基板１の表面にＮ−エピタキシアル成長層
が形成され、このエピタキシアル成長層は、Ｐ十素子分
離領域４により３ａ及び３ｂのような素子形成領域とし
て互いに電気的に分離される。
上記素子形成領域３ａ中には、ＣＭＯＳゲートアレイ及
び上記ＣＭＯ８ａ！理回路を構成するＭＯＳＦＥＴが形
成される。すなわち、ｎチャンネルＭＯＳＦＥＴは、ウ
ェル領域を構成するＰ型半導体領域に形成されたＮ＋型
のソースＳ５ ドレインＤ領域と、この半導体基板の表
面にゲート絶縁膜を介して形成されたゲート電極Ｇとに
よって構成さる。ｐチャンネルＭＯＳＦＥＴは、上記素
子形成領に３ｆ３ａに形成されたＰ十型のソースＳ、ド
レインＤ領域と、この半導体基板の表面にゲート絶縁膜
を介して形成されたゲート電極Ｇとによって構成される
。
び上記ＣＭＯ８ａ！理回路を構成するＭＯＳＦＥＴが形
成される。すなわち、ｎチャンネルＭＯＳＦＥＴは、ウ
ェル領域を構成するＰ型半導体領域に形成されたＮ＋型
のソースＳ５ ドレインＤ領域と、この半導体基板の表
面にゲート絶縁膜を介して形成されたゲート電極Ｇとに
よって構成さる。ｐチャンネルＭＯＳＦＥＴは、上記素
子形成領に３ｆ３ａに形成されたＰ十型のソースＳ、ド
レインＤ領域と、この半導体基板の表面にゲート絶縁膜
を介して形成されたゲート電極Ｇとによって構成される
。
上記素子形成領＠３ｂ中には、上記トーテムポール型プ
ッシュプル出力トランジスタＱｌ、Ｑ２を構成するｎｐ
ｎ ）ランジスタが形成される。この素子形成領域３ｂ
中に形成されたＰ型領塘は、ベースＢを構成し、このＰ
帯領域中に形成されたＮ生型領域は、エミッタＥを構成
し、この素子形成領域３ｂ中に形成されたＮ生型領域は
、コレクタＣのオーミックコンタクト領域を構成する。
ッシュプル出力トランジスタＱｌ、Ｑ２を構成するｎｐ
ｎ ）ランジスタが形成される。この素子形成領域３ｂ
中に形成されたＰ型領塘は、ベースＢを構成し、このＰ
帯領域中に形成されたＮ生型領域は、エミッタＥを構成
し、この素子形成領域３ｂ中に形成されたＮ生型領域は
、コレクタＣのオーミックコンタクト領域を構成する。
この実施例では、上記実施例のように、はぼ公知のバイ
ポーラ型半導体朶積回路装置の製造方法によりＭＯＳ
Ｆ ＥＴと、バイポーラ型トランジスタとを同一の半導
体ｗ板上に形成することができる。
ポーラ型半導体朶積回路装置の製造方法によりＭＯＳ
Ｆ ＥＴと、バイポーラ型トランジスタとを同一の半導
体ｗ板上に形成することができる。
以上説明したこの実施例によれば、ｌ−−テムボール型
プッシュプル出力トランジスタＱｌ、Ｑ２が共にオン状
態になることによる大きな貫通電流が発生しないから、
ＣＭＯ３半導体集積回路装置としての低消Ｒ［力を生か
すことができる。また、その出力部には、駆動能力の大
きなｎｐｎ トランジスタを用いているので１．その信
号伝播遅延時間を人力部のランチ回路等を含めても１Ｏ
ｎｓ程度と高速化することができる。
プッシュプル出力トランジスタＱｌ、Ｑ２が共にオン状
態になることによる大きな貫通電流が発生しないから、
ＣＭＯ３半導体集積回路装置としての低消Ｒ［力を生か
すことができる。また、その出力部には、駆動能力の大
きなｎｐｎ トランジスタを用いているので１．その信
号伝播遅延時間を人力部のランチ回路等を含めても１Ｏ
ｎｓ程度と高速化することができる。
さらに、上記貫通電流が発生しないから、電源電圧Ｖｃ
ｃ及び回路の接地電位に、ノイズが発生することもない
。このため、０Ｍ０８回路側において、ランチアンプ及
び誤動作が発生することもない。
ｃ及び回路の接地電位に、ノイズが発生することもない
。このため、０Ｍ０８回路側において、ランチアンプ及
び誤動作が発生することもない。
また、上記実施例のように、貫通電流の発生を防止する
ためにラッチ回路を用いた場合には、出力すべき情報信
号等にノイズが発生しても、その正帰還動作により安定
動作しているから、耐雑音性を高くすることができる。
ためにラッチ回路を用いた場合には、出力すべき情報信
号等にノイズが発生しても、その正帰還動作により安定
動作しているから、耐雑音性を高くすることができる。
さらに、第６図のようにＣＭＯ３回路をエピタキシャル
成長層中に形成した場合には、バイポーラ型ｌ−ランジ
スタ回路における基板と完全に分離されているから、上
記基板に流れる電流によってＣＭ ＯＳ回路がランチア
ンプする等の不都合が生じない。
成長層中に形成した場合には、バイポーラ型ｌ−ランジ
スタ回路における基板と完全に分離されているから、上
記基板に流れる電流によってＣＭ ＯＳ回路がランチア
ンプする等の不都合が生じない。
この発明は、前記実施例に限定されない。
上記第３図又は第５図の実施例において、ラッチ回路は
、ノアゲート回路を用いるものであってもよい。この場
合、ハイレベルを論理“１”とする正論理の場合、その
論理構成が逆になるので、インバータＩＶ４．ＩＶ５を
省隙することができる。また、同図の回路において、イ
ンバータＩＶ４の出力をトランジスタＱ２のベースに供
給し、インバータＴＶ５の出力をトランジスタＱ１のベ
ースに供給するようにするものであってもよい。
、ノアゲート回路を用いるものであってもよい。この場
合、ハイレベルを論理“１”とする正論理の場合、その
論理構成が逆になるので、インバータＩＶ４．ＩＶ５を
省隙することができる。また、同図の回路において、イ
ンバータＩＶ４の出力をトランジスタＱ２のベースに供
給し、インバータＴＶ５の出力をトランジスタＱ１のベ
ースに供給するようにするものであってもよい。
この場合には、出力すべき信号ｉｎと逆相の出方信号を
端子ＯＵＴから得ることができる。
端子ＯＵＴから得ることができる。
また、出力すべき情報信号ｉｎとその遅延信号とを形成
して、適当なりρ、理ゲート回路を用いることによりそ
の遅延期間だけ上記実施例のようにトーテムポール型プ
ッシュプル出力トランジスタを共にオフ状態にする駆動
１４号を形成するものであってもよい。
して、適当なりρ、理ゲート回路を用いることによりそ
の遅延期間だけ上記実施例のようにトーテムポール型プ
ッシュプル出力トランジスタを共にオフ状態にする駆動
１４号を形成するものであってもよい。
さらに、上記ＣＭ ＯＳゲートアレイの入力部とにＴＴ
Ｌ入カバソファを設け、ＴＴＬ半導体築槓回路装置とコ
ンパチブルな半導体集積回路装置とするものであっても
よい。
Ｌ入カバソファを設け、ＴＴＬ半導体築槓回路装置とコ
ンパチブルな半導体集積回路装置とするものであっても
よい。
この発明は、例えば、上記デー１−アレイ、１チノブマ
・イクロプロセソサ、マイクロコンピュータ等のディジ
タル半導体集積回路装置に広く利用できるものである。
・イクロプロセソサ、マイクロコンピュータ等のディジ
タル半導体集積回路装置に広く利用できるものである。
第１図は、この発明に先立って考えられている出力回路
の一例を示す回路図、 第２図は、この発明の一実施例を示すブロック図、 第３図は、その出力部の一実施例を示す回路図、第４図
は、その動作を説明するためのタイミングｌン１、 第５図は、上記出力部の他の一実施例を示す回路！２＋
、 第６図は、その概略構造ｗ１面図である。 １・・Ｐ型半導体基板、２・・コレクタ埋込層３ａ、３
ｂ・・素子形成領域（エピタキシャル成長層）、４・・
素子分離領域 第１図 第 ２ 図
の一例を示す回路図、 第２図は、この発明の一実施例を示すブロック図、 第３図は、その出力部の一実施例を示す回路図、第４図
は、その動作を説明するためのタイミングｌン１、 第５図は、上記出力部の他の一実施例を示す回路！２＋
、 第６図は、その概略構造ｗ１面図である。 １・・Ｐ型半導体基板、２・・コレクタ埋込層３ａ、３
ｂ・・素子形成領域（エピタキシャル成長層）、４・・
素子分離領域 第１図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、出力すべき信号を形成するＣ Ｍ ＯＳ 論理回路
と、この信号とその遅延信号を利用してその変化タイミ
ング時に出力トランジスタを共にオフ状態にする相補駆
動信号を形成するＣＭＯＳゲート回路と、上記相補駆動
信号を受け、バイポーラ型トランジスタで構成されたト
ーテムポール型ブツシュプル出力回路とを含むことを特
徴とする半導体集積回路装置。 ２、上記相補駆動信号を形成するゲート回路は、出力す
べき信号を反転させるインバータ回路と、上記出力すべ
き信号と上記インバータ回路で反転された信号とを受け
るナントゲート回路で構成されたランチ回１洛と、この
ランチ回路の両出力信号をそれぞれ受け、−上記駆動信
号を形成するインバータ回路とで構成されものであるこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路装置。 ３、上記相補駆動信号を形成するゲート回路は、出力す
べき信号を反転させるインバータ回路と、上記出力すべ
き信号と上記インバータ回路で反転された信号とを受け
るノアゲート回路で構成されたランチ回路とで構成され
ものであることを特徴とする特許請求の範囲第１項記載
の半導体集積回路装置。 ４、上記ランチ回路には、出力状態を制御する制御（ば
号が印加されるものであることを特徴Ｊる特許請求の範
囲第２又は第３項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226140A JPS59117330A (ja) | 1982-12-24 | 1982-12-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226140A JPS59117330A (ja) | 1982-12-24 | 1982-12-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117330A true JPS59117330A (ja) | 1984-07-06 |
Family
ID=16840474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226140A Pending JPS59117330A (ja) | 1982-12-24 | 1982-12-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117330A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02238712A (ja) * | 1989-03-13 | 1990-09-21 | Toshiba Corp | 出力バッファ回路 |
-
1982
- 1982-12-24 JP JP57226140A patent/JPS59117330A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02238712A (ja) * | 1989-03-13 | 1990-09-21 | Toshiba Corp | 出力バッファ回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6113817A (ja) | 金属半導体電界効果トランジスタを用いた電気回路 | |
| JPS5964927A (ja) | トライステ−ト回路要素 | |
| EP0247172B1 (en) | Cmos to ecl interface circuit | |
| JPH07321636A (ja) | 電流スイッチング回路 | |
| JPH06103837B2 (ja) | トライステ−ト形出力回路 | |
| JPH0653807A (ja) | ラッチを組込んだｃｍｏｓ−ｅｃｌ変換器 | |
| JPS59117330A (ja) | 半導体集積回路装置 | |
| JP2852051B2 (ja) | 相補型クロックドナンド回路 | |
| JPS6059818A (ja) | 半導体集積回路装置 | |
| JPS6085623A (ja) | Ｃｍｏｓ集積回路装置 | |
| JPS596627A (ja) | 半導体集積回路装置 | |
| JP2830244B2 (ja) | トライステートバッファ回路 | |
| JPS60223322A (ja) | Ｃｍｏｓ半導体集積回路装置 | |
| JPS62195922A (ja) | 半導体集積回路装置 | |
| JPS5955626A (ja) | 半導体集積回路装置 | |
| JP2783464B2 (ja) | 半導体集積回路 | |
| JP2595074B2 (ja) | 半導体集積回路装置 | |
| JP3073064B2 (ja) | 多入力論理回路及び半導体メモリ | |
| JPS62154915A (ja) | 半導体集積回路装置 | |
| JP2864771B2 (ja) | 半導体集積回路 | |
| JPS59149426A (ja) | 半導体集積回路装置 | |
| JPH0669782A (ja) | ＢｉＭＩＳ論理回路 | |
| JPS60213124A (ja) | 論理ゲ−ト回路 | |
| JPS6323349A (ja) | Ｃｍｏｓ半導体集積回路 | |
| JPH02264517A (ja) | サイリスタの駆動回路及びサイリスタの駆動装置 |