JPS5915328A - パルス増幅回路 - Google Patents
パルス増幅回路Info
- Publication number
- JPS5915328A JPS5915328A JP57123937A JP12393782A JPS5915328A JP S5915328 A JPS5915328 A JP S5915328A JP 57123937 A JP57123937 A JP 57123937A JP 12393782 A JP12393782 A JP 12393782A JP S5915328 A JPS5915328 A JP S5915328A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- turned
- switching element
- trq1
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の分野
本発明はパルス増幅回路に係り、特にガス放電表示パネ
ルやエレクトロルミネッセンス表示パネル等の表示装置
すなわち容量性負荷を駆動するために用いられる高電圧
パルス増幅回路に関するものである。
ルやエレクトロルミネッセンス表示パネル等の表示装置
すなわち容量性負荷を駆動するために用いられる高電圧
パルス増幅回路に関するものである。
（ｂ） 従来技術と問題点
第１図は前記のような表示装置を駆動するために用いら
れていたパルス増幅回路の１例構成を示す図である。図
においてＱ、ｔおよびＱ、２はスイッチング素子となる
トランジスタであり、それらトランジスタＱ、１．Ｑ２
は′電源端子ｌおよび２間にダイオードＤ１を介して直
列接続される。そしてトランジスタＱ２の入力電極すな
わちベースは信号入力端子３に接続され、またトランジ
スタＱ１の入力？Ｔｆｔｆ！つまりベースはトランジス
タＱ２の出力電極であるコレクタに接続されるとともに
バイアク供給用抵抗素子ＲＢを介して端子４に接続され
る。この端子４には図示を省略したがバイアス電源が接
続されて電圧子ｖａ２が印加される。さらにトランジス
タＱ１のエミッタは出力端子すに接続され、その出力端
子５には容量性負荷ＣＬが接続される。また端子ｌには
電圧＋Ｖａ］が印加されている。このような構成におい
て、信号入力端子８に第２図ｖｉで示した入力信号電圧
が入力される。
れていたパルス増幅回路の１例構成を示す図である。図
においてＱ、ｔおよびＱ、２はスイッチング素子となる
トランジスタであり、それらトランジスタＱ、１．Ｑ２
は′電源端子ｌおよび２間にダイオードＤ１を介して直
列接続される。そしてトランジスタＱ２の入力電極すな
わちベースは信号入力端子３に接続され、またトランジ
スタＱ１の入力？Ｔｆｔｆ！つまりベースはトランジス
タＱ２の出力電極であるコレクタに接続されるとともに
バイアク供給用抵抗素子ＲＢを介して端子４に接続され
る。この端子４には図示を省略したがバイアス電源が接
続されて電圧子ｖａ２が印加される。さらにトランジス
タＱ１のエミッタは出力端子すに接続され、その出力端
子５には容量性負荷ＣＬが接続される。また端子ｌには
電圧＋Ｖａ］が印加されている。このような構成におい
て、信号入力端子８に第２図ｖｉで示した入力信号電圧
が入力される。
いま入力信号電圧ｖ１がタイミングｔ１において０■か
ら５Ｈルベルに切替るとトランジスタＱ、２がオンにな
ると同時にトランジスタＱ１がオフに切替り、第２図Ｖ
Ｏで示すように出力電圧ＶｏはＯｖとなる。なおダイオ
ードＤ５．は、トランジスタＱ２がオン状態の時に出力
端子５と端子２間に導通路を与えるためと、前述のよう
にトランジスタＱ１がオフとなる際にダイオードＤＩに
生じる順方向電圧降下を利用してトランジスタＱｌをよ
り確実にオフ状態圧するためと、さらに後述するがトラ
ンジスタＱｌをオンするバイアス電流が出力端子５側に
流れるのを阻止するために挿入したものである。次にタ
イミングｔ２において入力信号電圧■１が′Ｈルベルか
らＯｖに切替るとトランジスタＱ２がオフになるととも
にトランジスタＱ１がオンとなる。この際、トランジス
タＱ８には出力容量ＣＯが存在するので、トランジスタ
Ｑｌに対するバイアス電圧はバイアス供給用抵抗素子Ｉ
ＲＢと前記出力容量との積で定まる時定数に応じて上列
することとなる。しかして、バイアス供給用抵抗素子Ｒ
Ｂの値が大きいと、トランジスタＱ１がオンとなる際に
そのトランジスタＱ１に充分なベース電流が供給できず
、出力電圧Ｖｏの立上がり波形がなまり、シャープな波
形が得られなくなる。一方、このような出力電圧波形の
なまりを防ぐためにバイアス供給用抵抗素子ＲＢＯ値を
小さくすることも考えられるが、その場合にはトランジ
スタＱ２がオン状態の時、その抵抗素子ＲＢを通して流
れる無効電流が増え１回路内での消費電力の増大を招く
という欠点がある。
ら５Ｈルベルに切替るとトランジスタＱ、２がオンにな
ると同時にトランジスタＱ１がオフに切替り、第２図Ｖ
Ｏで示すように出力電圧ＶｏはＯｖとなる。なおダイオ
ードＤ５．は、トランジスタＱ２がオン状態の時に出力
端子５と端子２間に導通路を与えるためと、前述のよう
にトランジスタＱ１がオフとなる際にダイオードＤＩに
生じる順方向電圧降下を利用してトランジスタＱｌをよ
り確実にオフ状態圧するためと、さらに後述するがトラ
ンジスタＱｌをオンするバイアス電流が出力端子５側に
流れるのを阻止するために挿入したものである。次にタ
イミングｔ２において入力信号電圧■１が′Ｈルベルか
らＯｖに切替るとトランジスタＱ２がオフになるととも
にトランジスタＱ１がオンとなる。この際、トランジス
タＱ８には出力容量ＣＯが存在するので、トランジスタ
Ｑｌに対するバイアス電圧はバイアス供給用抵抗素子Ｉ
ＲＢと前記出力容量との積で定まる時定数に応じて上列
することとなる。しかして、バイアス供給用抵抗素子Ｒ
Ｂの値が大きいと、トランジスタＱ１がオンとなる際に
そのトランジスタＱ１に充分なベース電流が供給できず
、出力電圧Ｖｏの立上がり波形がなまり、シャープな波
形が得られなくなる。一方、このような出力電圧波形の
なまりを防ぐためにバイアス供給用抵抗素子ＲＢＯ値を
小さくすることも考えられるが、その場合にはトランジ
スタＱ２がオン状態の時、その抵抗素子ＲＢを通して流
れる無効電流が増え１回路内での消費電力の増大を招く
という欠点がある。
（Ｃ）発明の目的
本発明は前述の点に鑑みなされたもので、消費電力の増
大を招くことなく出力電圧波形の立上がシ応答特性を改
善した構成のパルス増幅回路の提供を目的とするもので
ある。
大を招くことなく出力電圧波形の立上がシ応答特性を改
善した構成のパルス増幅回路の提供を目的とするもので
ある。
住）発明の構成
本発明によるパルス増幅回路は、２つの電源端子間に１
対のスイッチング素子を直列接続し、かつ一方のスイッ
チング素子の入力ｔＷＳを信号入力端子に接続してなる
構成において、上記他方のスイッチング素子の入力電極
を前記一方のスイッチング素子の出力電極に接続すると
ともに別のノーマリオン形電界効果トヲンジスタを介し
てバイアス電源に接続し、かつ該電界効果トランジスタ
の制御電極に上記他方のスイッチング素子をオンするた
めの入力信号の変化時点で順方向バイアス電圧を印加す
ることにより当該電界効果トランジスタを通して他方の
スイッチング素子に対するバイアス電流を一時的に増大
せしめるようにしたことを特徴とするものである。
対のスイッチング素子を直列接続し、かつ一方のスイッ
チング素子の入力ｔＷＳを信号入力端子に接続してなる
構成において、上記他方のスイッチング素子の入力電極
を前記一方のスイッチング素子の出力電極に接続すると
ともに別のノーマリオン形電界効果トヲンジスタを介し
てバイアス電源に接続し、かつ該電界効果トランジスタ
の制御電極に上記他方のスイッチング素子をオンするた
めの入力信号の変化時点で順方向バイアス電圧を印加す
ることにより当該電界効果トランジスタを通して他方の
スイッチング素子に対するバイアス電流を一時的に増大
せしめるようにしたことを特徴とするものである。
（θ）発明の実施例
以下本発明の実施例につ含図面を参照して説明する。
第８図は本発明によるパルス増幅回路の１例構成を示す
図であって、第１図と同等部分には同一符号を付した。
図であって、第１図と同等部分には同一符号を付した。
第１図および第８図から明らかなように本発明によるパ
ルス増幅回路の従来のものと大きく異なるのは、従来の
バイアス供給用抵抗素子の代りに、トランジスタＱＩの
入力ｗＬ極つまりベースとバイアス電圧＋Ｖａ２が印加
された端子４との間にノーマリオン形電界効果トランジ
スタ（以下単にＭＯ８Ｔと略称する） Ｑ、Ｃを接続し
た点である。このＭＯ８Ｔ Ｑ、（！はノーマリオン形
のｐチャネルデプレッション形絶縁ゲート電界効果トラ
ンジスタで構成される。そしてそのＭＯ８Ｔ Ｑ、（！
の制御［極つまりゲートは抵抗ＲＣとコンデンサＣＣを
介して信号入力端子３に接続しである。なお、周知のよ
うに前記ＭＯ８ＴＱｃは、ゲート・ソース間電圧がＯｖ
の際にもドレイン電流が流れてドレイン・ソース間イン
ピーダンスは高い値を有し、またゲートに順方向バイア
スつまり負電圧が印加されるとドレイン電流が増大して
ドレイン・ソース間インピーダンスは低い値となるもの
である。
ルス増幅回路の従来のものと大きく異なるのは、従来の
バイアス供給用抵抗素子の代りに、トランジスタＱＩの
入力ｗＬ極つまりベースとバイアス電圧＋Ｖａ２が印加
された端子４との間にノーマリオン形電界効果トランジ
スタ（以下単にＭＯ８Ｔと略称する） Ｑ、Ｃを接続し
た点である。このＭＯ８Ｔ Ｑ、（！はノーマリオン形
のｐチャネルデプレッション形絶縁ゲート電界効果トラ
ンジスタで構成される。そしてそのＭＯ８Ｔ Ｑ、（！
の制御［極つまりゲートは抵抗ＲＣとコンデンサＣＣを
介して信号入力端子３に接続しである。なお、周知のよ
うに前記ＭＯ８ＴＱｃは、ゲート・ソース間電圧がＯｖ
の際にもドレイン電流が流れてドレイン・ソース間イン
ピーダンスは高い値を有し、またゲートに順方向バイア
スつまり負電圧が印加されるとドレイン電流が増大して
ドレイン・ソース間インピーダンスは低い値となるもの
である。
さてこのような回路構成において、信号入力端子８に第
４図■１で示した入力信号電圧が入力される。いま入力
信号電圧ｖ１がタイミングｔ１においてＯｖから＝Ｈ’
レベルに切替るとトヲンジスタＱ６！！がオンになる
と同時にトランジスタＱ１がオフに切替って第４図ＶＯ
で示すように出力電圧■０は０■になる。この際、ＭＯ
ＳＴ Ｑｃのゲートにはタイミングｔｌにおいてコンデ
ンサＯｃおよび抵抗Ｒｃを通して、それら抵抗Ｒｃとコ
ンデンサＣｃとの積で定まる時定数に対応したバイアス
電圧が印加されるが、このバイアス電圧はＭＯ８ＴＱＣ
１ｌ？：対して逆方向バイアスとして作用するのでＭＯ
ＳＴ Ｑ、Ｏは一時的にオフ状態となる。そしてその後
、ＭＯ８ＴＱ、ｃのゲート・ソース間電圧はＯｖとなっ
て高インピーダンス素子として動作するので、ＭＯ８Ｔ
Ｑ、ｃからトランジスタＱ２を通してグランドに流れる
電流はきわめて小さくなる。
４図■１で示した入力信号電圧が入力される。いま入力
信号電圧ｖ１がタイミングｔ１においてＯｖから＝Ｈ’
レベルに切替るとトヲンジスタＱ６！！がオンになる
と同時にトランジスタＱ１がオフに切替って第４図ＶＯ
で示すように出力電圧■０は０■になる。この際、ＭＯ
ＳＴ Ｑｃのゲートにはタイミングｔｌにおいてコンデ
ンサＯｃおよび抵抗Ｒｃを通して、それら抵抗Ｒｃとコ
ンデンサＣｃとの積で定まる時定数に対応したバイアス
電圧が印加されるが、このバイアス電圧はＭＯ８ＴＱＣ
１ｌ？：対して逆方向バイアスとして作用するのでＭＯ
ＳＴ Ｑ、Ｏは一時的にオフ状態となる。そしてその後
、ＭＯ８ＴＱ、ｃのゲート・ソース間電圧はＯｖとなっ
て高インピーダンス素子として動作するので、ＭＯ８Ｔ
Ｑ、ｃからトランジスタＱ２を通してグランドに流れる
電流はきわめて小さくなる。
次にタイミングｔ２において、入力信号電圧Ｖ１がゞＨ
ルベルからＯｖに切替ると、トランジスタＱ、２がオフ
になると同時にトランジスタＱ１がオンとなる。この際
、ＭＯ３ＴＱ、ＣのゲートにはコンデンサＯｃおよび抵
抗Ｂ−ｃを通して、Ｒｃ’−Ｃａ積で定まる時定数に対
応した順方向バイアス電圧が印加され、ＭＯ８ＴＱ、ｃ
は低インピーダンス素子力容量ＣｏけＭＯＳＴ ＱＱを
通して急激に充電されるとともにトランジスタＱ１に充
分なベース電流が供給される。すなわちトランジスタＱ
、］をオフ状態からオン状態に切替える入力信号の変化
時点（つま９タイミングｔ２）において１Ｍ０８Ｔ Ｑ
、ｃのゲートに順方向電圧が印加されてＭＯ３ＴＱｃが
低インピーダンス素子として動作する。そしてＭＯ３Ｔ
Ｑｃを通してトランジスタＱ１に対スルバイアス電流が
一時的に増大する。その結果、トランジスタＱ、ｔが急
激にオン状態に切替ることとなり、出力電圧ｖＯはタイ
ミングｔ２において急激に立上がる。そしてその出力電
圧ｖＯが＋Ｖａ１に達してからＭＯ８ＴＱ、ｃはノーマ
リオン状態となって高インピーダンス素子として動作し
、その後は高インピーダンスとなったＭＯＳＴ Ｑａを
通してトランジスタＱ１のベースにベース電流が供給さ
れ、出力電圧ＶＯは＋Ｖａｌに維持される。つまり前記
ＭＯ８’ＴＱ、（’！は、トランジスタＱｌがオフ状態
からオン状＃ＡＫ切替るタイミングにおいて一時的に低
インピーダンス素子として動作し、トランジスタＱｌが
オフ状態の場合ならびにトランジスタＱ２がオン状態の
場合には高インピーダンス素子として動作することに寿
る。かくして、回路内での消費電力を増大させることな
く出力電圧波形前縁部のな１りを防止することができ、
シャープな出力バイアス電圧を得ることが可能となるの
である。
ルベルからＯｖに切替ると、トランジスタＱ、２がオフ
になると同時にトランジスタＱ１がオンとなる。この際
、ＭＯ３ＴＱ、ＣのゲートにはコンデンサＯｃおよび抵
抗Ｂ−ｃを通して、Ｒｃ’−Ｃａ積で定まる時定数に対
応した順方向バイアス電圧が印加され、ＭＯ８ＴＱ、ｃ
は低インピーダンス素子力容量ＣｏけＭＯＳＴ ＱＱを
通して急激に充電されるとともにトランジスタＱ１に充
分なベース電流が供給される。すなわちトランジスタＱ
、］をオフ状態からオン状態に切替える入力信号の変化
時点（つま９タイミングｔ２）において１Ｍ０８Ｔ Ｑ
、ｃのゲートに順方向電圧が印加されてＭＯ３ＴＱｃが
低インピーダンス素子として動作する。そしてＭＯ３Ｔ
Ｑｃを通してトランジスタＱ１に対スルバイアス電流が
一時的に増大する。その結果、トランジスタＱ、ｔが急
激にオン状態に切替ることとなり、出力電圧ｖＯはタイ
ミングｔ２において急激に立上がる。そしてその出力電
圧ｖＯが＋Ｖａ１に達してからＭＯ８ＴＱ、ｃはノーマ
リオン状態となって高インピーダンス素子として動作し
、その後は高インピーダンスとなったＭＯＳＴ Ｑａを
通してトランジスタＱ１のベースにベース電流が供給さ
れ、出力電圧ＶＯは＋Ｖａｌに維持される。つまり前記
ＭＯ８’ＴＱ、（’！は、トランジスタＱｌがオフ状態
からオン状＃ＡＫ切替るタイミングにおいて一時的に低
インピーダンス素子として動作し、トランジスタＱｌが
オフ状態の場合ならびにトランジスタＱ２がオン状態の
場合には高インピーダンス素子として動作することに寿
る。かくして、回路内での消費電力を増大させることな
く出力電圧波形前縁部のな１りを防止することができ、
シャープな出力バイアス電圧を得ることが可能となるの
である。
次に第５図は本発明によるパルス増幅回路の他の実施例
の構成を示す図であり、電圧＋”Ｑ（３が印加された端
子２と電圧−Ｖａｌが印加された端子１との間にトラン
ジスタＱ１およびＱ２がダイオードＤｉを介して直列接
続される。そしてトランジスタＱ、ｔのベースは信号入
力端子８に接続される。
の構成を示す図であり、電圧＋”Ｑ（３が印加された端
子２と電圧−Ｖａｌが印加された端子１との間にトラン
ジスタＱ１およびＱ２がダイオードＤｉを介して直列接
続される。そしてトランジスタＱ、ｔのベースは信号入
力端子８に接続される。
またトランジスタＱ２のベースはトランジスタＱｌのコ
レクタに接続されるとともにＭＯＳＴ Ｑ、ｃ （ノー
マリオン形電界効果トヲンジスタ）を介してバイアス電
圧−Ｖａ２が印加された端子４に接続される。このＭＯ
６ＴＱｃはノーマリオン形のｎチャンネルディンプレッ
ション形絶縁ゲート電界効果トヲンジスタで構成する。
レクタに接続されるとともにＭＯＳＴ Ｑ、ｃ （ノー
マリオン形電界効果トヲンジスタ）を介してバイアス電
圧−Ｖａ２が印加された端子４に接続される。このＭＯ
６ＴＱｃはノーマリオン形のｎチャンネルディンプレッ
ション形絶縁ゲート電界効果トヲンジスタで構成する。
そしてそのＭＯ８ＴＱ、ｃのゲートは抵抗１’？ Ｏお
よびコンデンサＣｃを介して信号入力端子８に接続され
る。またトランジスタＱ２のエミッタは出力端子５に接
続され、その出力端子５には容量性負荷ＯＬが接続され
る。このような構成において、信号入力端子８に第６図
Ｖ１で示した入力信号？！庄が入力される。いま入力信
号電圧ｖｉがタイミングｔ１においてゞＨ’レベルから
Ｏｖに切替るとトランジスタＱ、ｔがオンに切替ると同
時に１−ブンジヌタＱ２はオフとなり、第６図■０で示
したように出力電圧Ｖｏは一トＶＣＣに切替る。そして
ＭＯ３ＴＱ、ｃはタイミングｔ１〜１ｚの期間中高イン
ピーダンス素子として動作する。
よびコンデンサＣｃを介して信号入力端子８に接続され
る。またトランジスタＱ２のエミッタは出力端子５に接
続され、その出力端子５には容量性負荷ＯＬが接続され
る。このような構成において、信号入力端子８に第６図
Ｖ１で示した入力信号？！庄が入力される。いま入力信
号電圧ｖｉがタイミングｔ１においてゞＨ’レベルから
Ｏｖに切替るとトランジスタＱ、ｔがオンに切替ると同
時に１−ブンジヌタＱ２はオフとなり、第６図■０で示
したように出力電圧Ｖｏは一トＶＣＣに切替る。そして
ＭＯ３ＴＱ、ｃはタイミングｔ１〜１ｚの期間中高イン
ピーダンス素子として動作する。
次にタイミングｔ２において入力信号電圧Ｖｉがｏ■か
ら１Ｈルベルに切替るとトランジスタＱ１がオフに切替
ると同時にトランジスタＱ２がオンとなり、第６図ＶＯ
で示すように出力電圧ＶＯは＋ Ｖ ＣＯから−Ｖａｌ
に切替る。この際、ＭＯ６ＴＱｃのゲートにはコンデン
サＣｃおよび抵抗ＲＱを通して順方向バイアス電圧が印
加されて、一時的に低インピーダンス素子として動作す
る。そしてトランジスタＱ、１の出力容量ＣＯは低イン
ピーダンスとなったＭＯ８ＴＱａを通して急激に充電さ
れるとともにトランジスタＱ、２のベースに充分なベー
ス電流が供給されてトランジスタＱ、２は急激にオフ状
態からオン状態に切替る。そして出力電圧Ｖ。
ら１Ｈルベルに切替るとトランジスタＱ１がオフに切替
ると同時にトランジスタＱ２がオンとなり、第６図ＶＯ
で示すように出力電圧ＶＯは＋ Ｖ ＣＯから−Ｖａｌ
に切替る。この際、ＭＯ６ＴＱｃのゲートにはコンデン
サＣｃおよび抵抗ＲＱを通して順方向バイアス電圧が印
加されて、一時的に低インピーダンス素子として動作す
る。そしてトランジスタＱ、１の出力容量ＣＯは低イン
ピーダンスとなったＭＯ８ＴＱａを通して急激に充電さ
れるとともにトランジスタＱ、２のベースに充分なベー
ス電流が供給されてトランジスタＱ、２は急激にオフ状
態からオン状態に切替る。そして出力電圧Ｖ。
が＋ＶＣＣから−”ａｌに急激に切替った後、ＭＯ８Ｔ
Ｑ、ｃは高インピーダンス素子として動作し、そのＭＯ
８ＴＱ、ｃを通してトランジスタＱ、２にベース電流が
供給されて出力電圧■０は−Ｖａｌを維持する。
Ｑ、ｃは高インピーダンス素子として動作し、そのＭＯ
８ＴＱ、ｃを通してトランジスタＱ、２にベース電流が
供給されて出力電圧■０は−Ｖａｌを維持する。
すなわち本実施例においても、前記ＭＯ３Ｔ Ｑｃは、
トランジスタＱ２がオフ状態からオン状態に切替るタイ
ミングにおいて一時的に低インピーダンス素子として動
作し、トランジスタＱ２がオフ状態ならびにトランジス
タＱ１がオン状態の場合には高インピーダンス素子とし
て動作することとなり、その結果、回路内での消費電力
を増大させることなく、出力電圧波形前縁部のなまりを
防止することができるのである。
トランジスタＱ２がオフ状態からオン状態に切替るタイ
ミングにおいて一時的に低インピーダンス素子として動
作し、トランジスタＱ２がオフ状態ならびにトランジス
タＱ１がオン状態の場合には高インピーダンス素子とし
て動作することとなり、その結果、回路内での消費電力
を増大させることなく、出力電圧波形前縁部のなまりを
防止することができるのである。
なお前述の実施例ではスイッチング素子Ｑ、１お；びＱ
２を１個のパイボーヲトランジスタで構成した場合につ
いて説明したが、１個に限らず複斂個の組合せでスイッ
チング素子を構成することもできるし、オたバイポーラ
トランジスタ以外に例えば電界効果トランジスタやサイ
リスタ等のその他のスイッチング素子を用いることも勿
論可能である。さらに゛また、木発明は電源端子ｌとバ
イアス電源用端子４とを別々に設けることに限定される
ものではなく、前記端子をいずれか一方の端子に共通接
続して共通の電源を用いることも勿論可能である。
２を１個のパイボーヲトランジスタで構成した場合につ
いて説明したが、１個に限らず複斂個の組合せでスイッ
チング素子を構成することもできるし、オたバイポーラ
トランジスタ以外に例えば電界効果トランジスタやサイ
リスタ等のその他のスイッチング素子を用いることも勿
論可能である。さらに゛また、木発明は電源端子ｌとバ
イアス電源用端子４とを別々に設けることに限定される
ものではなく、前記端子をいずれか一方の端子に共通接
続して共通の電源を用いることも勿論可能である。
（ｆ） 発明の効果
以上の説明から明らかなように、本発明によれば回路内
の消費電力の増大を招くことなくシャープな出力パルス
電圧波形が得られるので、多数のパルス増幅回路を容易
に集積化することが可能となり、その実用的効果は大で
ある。
の消費電力の増大を招くことなくシャープな出力パルス
電圧波形が得られるので、多数のパルス増幅回路を容易
に集積化することが可能となり、その実用的効果は大で
ある。
第１図は従来のパルス増幅回路の構成を示す図、第２図
は第１図における入力電圧波形と出力電圧波形を示す図
、第３図は本発明によるパルス増幅回路の１例構成を示
す図、第４図は第８図における入力電圧波形と出力電圧
波形を示す図、第５図は木発明によるパルス増幅回路の
その他の実施例の構成を示す図、第６図は第５図におけ
る入力電圧波形と出力電圧波形を示す図である。 図において、■および２は電源端子、３は信号入力端子
、４はバイアス電源用端子、５は出力端子、Ｑｌおよび
Ｑ、２はスイッチング素子、Ｑｃは電界効果トランジス
タをそれぞれ示す。 第１図 第３図 第２図 第４図 第５図 第６図 ｔ＋ ｔ２
は第１図における入力電圧波形と出力電圧波形を示す図
、第３図は本発明によるパルス増幅回路の１例構成を示
す図、第４図は第８図における入力電圧波形と出力電圧
波形を示す図、第５図は木発明によるパルス増幅回路の
その他の実施例の構成を示す図、第６図は第５図におけ
る入力電圧波形と出力電圧波形を示す図である。 図において、■および２は電源端子、３は信号入力端子
、４はバイアス電源用端子、５は出力端子、Ｑｌおよび
Ｑ、２はスイッチング素子、Ｑｃは電界効果トランジス
タをそれぞれ示す。 第１図 第３図 第２図 第４図 第５図 第６図 ｔ＋ ｔ２
Claims (1)
- ２つの電源端子間に１対のスイッチング素子を直列接続
し、かつ一方のスイッチング素子の入カｉ極を信号入力
端子に接続してなる構成において、上記他方のスイッチ
ング素子の入力電極を前記一方のスイッチング素子の出
力ｗ１極に接続するとともに別のノーマリオン形電界効
果トランジスタを介してバイアス電源に接続し、かつ該
電界効果トランジスタの制御電極に上記他方のスイッチ
ング素子をオンするための六方信号の変化時点で順方向
バイアス電圧を印加することにより当該電界効果トラン
ジスタを通して他方のスイッチング素子に対するバイア
ス電流を一時的に増大せしめるようにしたことを特徴と
するパルス増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57123937A JPS5915328A (ja) | 1982-07-15 | 1982-07-15 | パルス増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57123937A JPS5915328A (ja) | 1982-07-15 | 1982-07-15 | パルス増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5915328A true JPS5915328A (ja) | 1984-01-26 |
| JPH0444444B2 JPH0444444B2 (ja) | 1992-07-21 |
Family
ID=14873042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57123937A Granted JPS5915328A (ja) | 1982-07-15 | 1982-07-15 | パルス増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5915328A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6484917A (en) * | 1988-08-08 | 1989-03-30 | Hitachi Ltd | Semiconductor integrated circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5090277A (ja) * | 1973-12-11 | 1975-07-19 | ||
| JPS54108563A (en) * | 1978-02-15 | 1979-08-25 | Toshiba Corp | Switching circuit |
-
1982
- 1982-07-15 JP JP57123937A patent/JPS5915328A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5090277A (ja) * | 1973-12-11 | 1975-07-19 | ||
| JPS54108563A (en) * | 1978-02-15 | 1979-08-25 | Toshiba Corp | Switching circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6484917A (en) * | 1988-08-08 | 1989-03-30 | Hitachi Ltd | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0444444B2 (ja) | 1992-07-21 |
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