JPH0444444B2 - - Google Patents
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- Publication number
- JPH0444444B2 JPH0444444B2 JP57123937A JP12393782A JPH0444444B2 JP H0444444 B2 JPH0444444 B2 JP H0444444B2 JP 57123937 A JP57123937 A JP 57123937A JP 12393782 A JP12393782 A JP 12393782A JP H0444444 B2 JPH0444444 B2 JP H0444444B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- switching element
- bias
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
(a) 発明の分野
本発明はパルス増幅回路に係り、特にガス放電
表示パネルやエレクトロルミネツセンス表示パネ
ル等の表示装置すなわち容量性負荷を駆動するた
めに用いられる高電圧パルス増幅回路に関するも
のである。
表示パネルやエレクトロルミネツセンス表示パネ
ル等の表示装置すなわち容量性負荷を駆動するた
めに用いられる高電圧パルス増幅回路に関するも
のである。
(b) 従来技術と問題点
第１図は前記のような表示装置を駆動するため
に用いられていたパルス増幅回路の１例構成を示
す図である。図においてQ1およびQ2はスイツチ
ング素子となるトランジスタであり、それらトラ
ンジスタQ1，Q2は電源端子１および２間にダイ
オードDiを介して直列接続される。そしてトラ
ンジスタQ2の入力電極すなわちベースは信号入
力端子３に接続され、またトランジスタQ1の入
力電極つまりベースはトランジスタQ2の出力電
極であるコレクタに接続されるとともにバイアス
供給用抵抗素子RBを介して端子４に接続される。
この端子４には図示を省略したがバイアス電源が
接続されて電圧＋Va2が印加される。さらにトラ
ンジスタQ1のエミツタは出力端子５に接続され、
その出力端子５には容量性負荷CLが接続される。
また端子１には電圧＋Va1が印加されている。こ
のような構成において、信号入力端子３に第２図
Viで示した入力信号電圧が入力される。いま入
力信号電圧Viがタイミングt1においてOVから
“Ｈ”レベルに切替るとトランジスタQ2がオンに
なると同時にトランジスタQ1がオフに切替り、
第２図Voで示すように出力電圧VoはOVとなる。
なおダイオードDiは、トランジスタQ2がオン状
態の時に出力端子５と端子２間に導通路を与える
ためと、前述のようにトランジスタQ1がオフと
なる際にダイオードDiに生じる順方向電圧降下
を利用してトランジスタQ1をより確実にオフ状
態にするためと、さらに後述するがトランジスタ
Q1をオンするバイアス電流が出力端子５側に流
れるのを阻止するために挿入したものである。次
にタイミングt2において入力信号電圧Viが“Ｈ”
レベルからOVに切替るとトランジスタQ2がオフ
になるとともにトランジスタQ1がオンとなる。
この際、トランジスタQ2には出力容量Coが存在
するので、トランジスタQ1に対するバイアス電
圧はバイアス供給用抵抗素子RBと前記出力容量
との積で定まる時定数に応じて上昇することとな
る。しかして、バイアス供給用抵抗素子RBの値
が大きいと、トランジスタQ1がオンとなる際に
そのトランジスタQ1に充分なベース電流が供給
できず、出力電圧Voの立上がり波形がなまり、
シヤープな波形が得られなくなる。一方、このよ
うな出力電圧波形のなまりを防ぐためにバイアス
供給用抵抗素子RBの値を小さくすることも考え
られるが、その場合にはトランジスタQ2がオン
状態の時、その抵抗素子RBを通して流れる無効
電流が増え、回路内での消費電力の増大を招くと
いう欠点がある。
に用いられていたパルス増幅回路の１例構成を示
す図である。図においてQ1およびQ2はスイツチ
ング素子となるトランジスタであり、それらトラ
ンジスタQ1，Q2は電源端子１および２間にダイ
オードDiを介して直列接続される。そしてトラ
ンジスタQ2の入力電極すなわちベースは信号入
力端子３に接続され、またトランジスタQ1の入
力電極つまりベースはトランジスタQ2の出力電
極であるコレクタに接続されるとともにバイアス
供給用抵抗素子RBを介して端子４に接続される。
この端子４には図示を省略したがバイアス電源が
接続されて電圧＋Va2が印加される。さらにトラ
ンジスタQ1のエミツタは出力端子５に接続され、
その出力端子５には容量性負荷CLが接続される。
また端子１には電圧＋Va1が印加されている。こ
のような構成において、信号入力端子３に第２図
Viで示した入力信号電圧が入力される。いま入
力信号電圧Viがタイミングt1においてOVから
“Ｈ”レベルに切替るとトランジスタQ2がオンに
なると同時にトランジスタQ1がオフに切替り、
第２図Voで示すように出力電圧VoはOVとなる。
なおダイオードDiは、トランジスタQ2がオン状
態の時に出力端子５と端子２間に導通路を与える
ためと、前述のようにトランジスタQ1がオフと
なる際にダイオードDiに生じる順方向電圧降下
を利用してトランジスタQ1をより確実にオフ状
態にするためと、さらに後述するがトランジスタ
Q1をオンするバイアス電流が出力端子５側に流
れるのを阻止するために挿入したものである。次
にタイミングt2において入力信号電圧Viが“Ｈ”
レベルからOVに切替るとトランジスタQ2がオフ
になるとともにトランジスタQ1がオンとなる。
この際、トランジスタQ2には出力容量Coが存在
するので、トランジスタQ1に対するバイアス電
圧はバイアス供給用抵抗素子RBと前記出力容量
との積で定まる時定数に応じて上昇することとな
る。しかして、バイアス供給用抵抗素子RBの値
が大きいと、トランジスタQ1がオンとなる際に
そのトランジスタQ1に充分なベース電流が供給
できず、出力電圧Voの立上がり波形がなまり、
シヤープな波形が得られなくなる。一方、このよ
うな出力電圧波形のなまりを防ぐためにバイアス
供給用抵抗素子RBの値を小さくすることも考え
られるが、その場合にはトランジスタQ2がオン
状態の時、その抵抗素子RBを通して流れる無効
電流が増え、回路内での消費電力の増大を招くと
いう欠点がある。
(c) 発明の目的
本発明は前述の点に鑑みなされたもので、消費
電力の増大を招くことなく出力電圧波形の立上が
り応答特性を改善した構成のパルス増幅回路の提
供を目的とするものである。
電力の増大を招くことなく出力電圧波形の立上が
り応答特性を改善した構成のパルス増幅回路の提
供を目的とするものである。
(d) 発明の構成
本発明によるパルス増幅回路は、２つの電源端
子間に１対のスイツチング素子を直列接続し、か
つ一方のスイツチング素子の入力電極を信号入力
端子に接続し、他方のスイツチング素子の入力電
極をバイアス電源および一方のスイツチング素子
の出力電極にそれぞれ接続してなる回路構成にお
いて、上記他方のスイツチング素子の入力電極と
バイアス電源との間にノーマリオン形電界効果ト
ランジスタを接続し、該電界効果トランジスタの
制御電極に上記他方のスイツチング素子をオンす
るための入力信号の変化時点で順方向バイアス電
圧を印加することにより当該電界効果トランジス
タを通して他方のスイツチング素子に対するバイ
アス電流を一時的に増大せしめるようにしたこと
を特徴とするものである。
子間に１対のスイツチング素子を直列接続し、か
つ一方のスイツチング素子の入力電極を信号入力
端子に接続し、他方のスイツチング素子の入力電
極をバイアス電源および一方のスイツチング素子
の出力電極にそれぞれ接続してなる回路構成にお
いて、上記他方のスイツチング素子の入力電極と
バイアス電源との間にノーマリオン形電界効果ト
ランジスタを接続し、該電界効果トランジスタの
制御電極に上記他方のスイツチング素子をオンす
るための入力信号の変化時点で順方向バイアス電
圧を印加することにより当該電界効果トランジス
タを通して他方のスイツチング素子に対するバイ
アス電流を一時的に増大せしめるようにしたこと
を特徴とするものである。
(e) 発明の実施例
以下本発明の実施例につき図面を参照して説明
する。
する。
第３図は本発明によるパルス増幅回路の１例構
成を示す図であつて、第１図と同等部分には同一
符号を付した。第１図および第３図から明らかな
ように本発明によるパルス増幅回路の従来のもの
と大きく異なるのは、従来のバイアス供給用抵抗
素子の代りに、トランジスタQ1の入力電極つま
りベースとバイアス電圧＋Va2が印加された端子
４との間にノーマリオン形電界効果トランジスタ
（以下単にMOSTと略称する）Qcを接続した点で
ある。このMOST Qcはノーマリオン形のｐチヤ
ンネルデプレツシヨン形絶縁ゲート電界効果トラ
ンジスタで構成される。そしてそのMOST Qcの
制御電極つまりゲートは抵抗RcとコンデンサCc
を介して信号入力端子３に接続してある。なお、
周知のように前記MOST Qcは、ゲート・ソース
間電圧がOVの際にもドレイン電流が流れてドレ
イン・ソース間インピーダンスは高い値を有し、
またゲートに順方向バイアスつまり負電圧が印加
されるとドレイン電流が増大してドレイン・ソー
ス間インピーダンスは低い値となるものである。
成を示す図であつて、第１図と同等部分には同一
符号を付した。第１図および第３図から明らかな
ように本発明によるパルス増幅回路の従来のもの
と大きく異なるのは、従来のバイアス供給用抵抗
素子の代りに、トランジスタQ1の入力電極つま
りベースとバイアス電圧＋Va2が印加された端子
４との間にノーマリオン形電界効果トランジスタ
（以下単にMOSTと略称する）Qcを接続した点で
ある。このMOST Qcはノーマリオン形のｐチヤ
ンネルデプレツシヨン形絶縁ゲート電界効果トラ
ンジスタで構成される。そしてそのMOST Qcの
制御電極つまりゲートは抵抗RcとコンデンサCc
を介して信号入力端子３に接続してある。なお、
周知のように前記MOST Qcは、ゲート・ソース
間電圧がOVの際にもドレイン電流が流れてドレ
イン・ソース間インピーダンスは高い値を有し、
またゲートに順方向バイアスつまり負電圧が印加
されるとドレイン電流が増大してドレイン・ソー
ス間インピーダンスは低い値となるものである。
さてこのような回路構成において、信号入力端
子３に第４図Viで示した入力信号電圧が入力さ
れる。いま入力信号電圧Viがタイミングt1におい
てOVから“Ｈ”レベルに切替るとトランジスタ
Q2がオンになると同時にトランジスタQ1がオフ
に切替つて第４図Voで示すように出力電圧Voは
OVになる。この際、MOST Qcのゲートにはタ
イミングt1においてコンデンサCcおよび抵抗Rc
を通して、それら抵抗RcとコンデンサCcとの積
で定まる時定数に対応したバイアス電圧が印加さ
れるが、このバイアス電圧はMOST Qcに対して
逆方向バイアスとして作用するのでMOST Qcは
一時的にオフ状態となる。そしてその後、
MOST Qcのゲート・ソース間電圧はOVとなつ
て高インピーダンス素子として動作するので、
MOST QcからトランジスタQ2を通してグラン
ドに流れる電流はきわめて小さくなる。次にタイ
ミングt2において、入力信号電圧Viが“Ｈ”レベ
ルからOVに切替ると、トランジスタQ2がオフに
なると同時にトランジスタQ1がオンとなる。こ
の際、MOST QcのゲートにはコンデンサCcお
よび抵抗Rcを通して、Rc・Cc積で定まる時定数
に対応した順方向バイアス電圧が印加され、
MOST Qcは低インピーダンス素子として動作す
る。従つて、トランジスタQ2の出力容量Coは
MOST Qcを通して急激に充電されるとともにト
ランジスタQ1に充分なベース電流が供給される。
すなわちトランジスタQ1をオフ状態からオン状
態に切替える入力信号の変化時点（つまりタイミ
ングt2）において、MOST Qcのゲートに順方向
電圧が印加されてMOST Qcが低インピーダンス
素子として動作する。そしてMOST Qcを通して
トランジスタQ1に対するバイアス電流が一時的
に増大する。その結果、トランジスタQ1が急激
にオン状態に切替ることとなり、出力電圧Voは
タイミングt2において急激に立上がる。そしてそ
の出力電圧Voが＋Va1に達してからMOST Qcは
ノーマリオン状態となつて高インピーダンス素子
として動作し、その後は高インピーダンスとなつ
たMOST Qcを通してトランジスタQ1のベース
にベース電流が供給され、出力電圧Voは＋Va1に
維持される。つまり前記MOST Qcは、トランジ
スタQ1がオフ状態からオン状態に切替るタイミ
ングにおいて一時的に低インピーダンス素子とし
て動作し、トランジスタQ1がオフ状態の場合な
らびにトランジスタQ2がオン状態の場合には高
インピーダンス素子として動作することになる。
かくして、回路内での消費電力を増大させること
なく出力電圧波形前縁部のなまりを防止すること
ができ、シヤープな出力パルス電圧を得ることが
可能となるのである。
子３に第４図Viで示した入力信号電圧が入力さ
れる。いま入力信号電圧Viがタイミングt1におい
てOVから“Ｈ”レベルに切替るとトランジスタ
Q2がオンになると同時にトランジスタQ1がオフ
に切替つて第４図Voで示すように出力電圧Voは
OVになる。この際、MOST Qcのゲートにはタ
イミングt1においてコンデンサCcおよび抵抗Rc
を通して、それら抵抗RcとコンデンサCcとの積
で定まる時定数に対応したバイアス電圧が印加さ
れるが、このバイアス電圧はMOST Qcに対して
逆方向バイアスとして作用するのでMOST Qcは
一時的にオフ状態となる。そしてその後、
MOST Qcのゲート・ソース間電圧はOVとなつ
て高インピーダンス素子として動作するので、
MOST QcからトランジスタQ2を通してグラン
ドに流れる電流はきわめて小さくなる。次にタイ
ミングt2において、入力信号電圧Viが“Ｈ”レベ
ルからOVに切替ると、トランジスタQ2がオフに
なると同時にトランジスタQ1がオンとなる。こ
の際、MOST QcのゲートにはコンデンサCcお
よび抵抗Rcを通して、Rc・Cc積で定まる時定数
に対応した順方向バイアス電圧が印加され、
MOST Qcは低インピーダンス素子として動作す
る。従つて、トランジスタQ2の出力容量Coは
MOST Qcを通して急激に充電されるとともにト
ランジスタQ1に充分なベース電流が供給される。
すなわちトランジスタQ1をオフ状態からオン状
態に切替える入力信号の変化時点（つまりタイミ
ングt2）において、MOST Qcのゲートに順方向
電圧が印加されてMOST Qcが低インピーダンス
素子として動作する。そしてMOST Qcを通して
トランジスタQ1に対するバイアス電流が一時的
に増大する。その結果、トランジスタQ1が急激
にオン状態に切替ることとなり、出力電圧Voは
タイミングt2において急激に立上がる。そしてそ
の出力電圧Voが＋Va1に達してからMOST Qcは
ノーマリオン状態となつて高インピーダンス素子
として動作し、その後は高インピーダンスとなつ
たMOST Qcを通してトランジスタQ1のベース
にベース電流が供給され、出力電圧Voは＋Va1に
維持される。つまり前記MOST Qcは、トランジ
スタQ1がオフ状態からオン状態に切替るタイミ
ングにおいて一時的に低インピーダンス素子とし
て動作し、トランジスタQ1がオフ状態の場合な
らびにトランジスタQ2がオン状態の場合には高
インピーダンス素子として動作することになる。
かくして、回路内での消費電力を増大させること
なく出力電圧波形前縁部のなまりを防止すること
ができ、シヤープな出力パルス電圧を得ることが
可能となるのである。
次に第５図は本発明によるパルス増幅回路の他
の実施例の構成を示す図であり、電圧＋Vccが印
加された端子２と電圧−Va1が印加された端子１
との間にトランジスタQ1およびQ2がダイオード
Diを介して直列接続される。そしてトランジス
タQ1のベースは信号入力端子３に接続される。
またトランジスタQ2のベースはトランジスタQ1
のコレクタに接続されるとともにMOST Qc（ノ
ーマリオン形電界効果トランジスタ）を介してバ
イアス電圧−Va2が印加された端子４に接続され
る。このMOST Qcはノーマリオン形のｎチヤン
ネルデイプレツシヨン形絶縁ゲート電界効果トラ
ンジスタで構成する。そしてそのMOST Qcのゲ
ートは抵抗RcおよびコンデンサCcを介して信号
入力端子３に接続される。またトランジスタQ2
のエミツタは出力端子５に接続され、その出力端
子５には容量性負荷CLが接続される。このよう
な構成において、信号入力端子３に第６図Viで
示した入力信号電圧が入力される。いま入力信号
電圧Viがタイミングt1において“Ｈ”レベルから
0Vに切替るとトランジスタQ1がオンに切替ると
同時にトランジスタQ2はオフとなり、第６図Vo
で示したように出力電圧Voは＋Vccに切替る。
そしてMOST Qcはタイミングt1〜t2の期間中高
インピーダンス素子として動作する。次にタイミ
ングt2において入力信号電圧ViがOVから“Ｈ”
レベルに切替るとトランジスタQ1がオフに切替
ると同時にトランジスタQ2がオンとなり、第６
図Voで示すように出力電圧Voは＋Vccから−
Va1に切替る。この際、MOST Qcのゲートには
コンデンサCcおよび抵抗Rcを通して順方向バイ
アス電圧が印加されて、一時的に低インピーダン
ス素子として動作する。そしてトランジスタQ1
の出力容量Coは低インピーダンスとなつた
MOST Qcを通して急激に充電されるとともにト
ランジスタQ2のベースに充分なベース電流が供
給されてトランジスタQ2は急激にオフ状態から
オン状態に切替る。そして出力電圧Voが＋Vcc
から−Va1に急激に切替つた後、MOST Qcは高
インピーダンス素子として動作し、そのMOST
Qcを通してトランジスタQ2にベース電流が供給
されて出力電圧Voは−Va1を維持する。すなわち
本実施例においても、前記MOST Qcは、トラン
ジスタQ2がオフ状態からオン状態に切替るタイ
ミングにおいて一時的に低インピーダンス素子と
して動作し、トランジスタQ2がオフ状態ならび
にトランジスタQ1がオン状態の場合には高イン
ピーダンス素子として動作することとなり、その
結果、回路内での消費電力を増大させることな
く、出力電圧波形前縁部のなまりを防止すること
ができるのである。
の実施例の構成を示す図であり、電圧＋Vccが印
加された端子２と電圧−Va1が印加された端子１
との間にトランジスタQ1およびQ2がダイオード
Diを介して直列接続される。そしてトランジス
タQ1のベースは信号入力端子３に接続される。
またトランジスタQ2のベースはトランジスタQ1
のコレクタに接続されるとともにMOST Qc（ノ
ーマリオン形電界効果トランジスタ）を介してバ
イアス電圧−Va2が印加された端子４に接続され
る。このMOST Qcはノーマリオン形のｎチヤン
ネルデイプレツシヨン形絶縁ゲート電界効果トラ
ンジスタで構成する。そしてそのMOST Qcのゲ
ートは抵抗RcおよびコンデンサCcを介して信号
入力端子３に接続される。またトランジスタQ2
のエミツタは出力端子５に接続され、その出力端
子５には容量性負荷CLが接続される。このよう
な構成において、信号入力端子３に第６図Viで
示した入力信号電圧が入力される。いま入力信号
電圧Viがタイミングt1において“Ｈ”レベルから
0Vに切替るとトランジスタQ1がオンに切替ると
同時にトランジスタQ2はオフとなり、第６図Vo
で示したように出力電圧Voは＋Vccに切替る。
そしてMOST Qcはタイミングt1〜t2の期間中高
インピーダンス素子として動作する。次にタイミ
ングt2において入力信号電圧ViがOVから“Ｈ”
レベルに切替るとトランジスタQ1がオフに切替
ると同時にトランジスタQ2がオンとなり、第６
図Voで示すように出力電圧Voは＋Vccから−
Va1に切替る。この際、MOST Qcのゲートには
コンデンサCcおよび抵抗Rcを通して順方向バイ
アス電圧が印加されて、一時的に低インピーダン
ス素子として動作する。そしてトランジスタQ1
の出力容量Coは低インピーダンスとなつた
MOST Qcを通して急激に充電されるとともにト
ランジスタQ2のベースに充分なベース電流が供
給されてトランジスタQ2は急激にオフ状態から
オン状態に切替る。そして出力電圧Voが＋Vcc
から−Va1に急激に切替つた後、MOST Qcは高
インピーダンス素子として動作し、そのMOST
Qcを通してトランジスタQ2にベース電流が供給
されて出力電圧Voは−Va1を維持する。すなわち
本実施例においても、前記MOST Qcは、トラン
ジスタQ2がオフ状態からオン状態に切替るタイ
ミングにおいて一時的に低インピーダンス素子と
して動作し、トランジスタQ2がオフ状態ならび
にトランジスタQ1がオン状態の場合には高イン
ピーダンス素子として動作することとなり、その
結果、回路内での消費電力を増大させることな
く、出力電圧波形前縁部のなまりを防止すること
ができるのである。
なお前述の実施例ではスイツチング素子Q1お
よびQ2を１個のバイポーラトランジスタで構成
した場合について説明したが、１個に限らず複数
個の組合せでスイツチング素子を構成することも
できるし、またバイポーラトランジスタ以外に例
えば電界効果トランジスタやサイリスタ等のその
他のスイツチング素子を用いることも勿論可能で
ある。さらにまた、本発明は電源端子１とバイア
ス電源用端子４とを別々に設けることに限定され
るものではなく、前記端子をいずれか一方の端子
に共通接続して共通の電源を用いることも勿論可
能である。
よびQ2を１個のバイポーラトランジスタで構成
した場合について説明したが、１個に限らず複数
個の組合せでスイツチング素子を構成することも
できるし、またバイポーラトランジスタ以外に例
えば電界効果トランジスタやサイリスタ等のその
他のスイツチング素子を用いることも勿論可能で
ある。さらにまた、本発明は電源端子１とバイア
ス電源用端子４とを別々に設けることに限定され
るものではなく、前記端子をいずれか一方の端子
に共通接続して共通の電源を用いることも勿論可
能である。
(f) 発明の効果
以上の説明から明らかなように、本発明によれ
ば回路内の消費電力の増大を招くことなくシヤー
プな出力パルス電圧波形が得られるので、多数の
パルス増幅回路を容易に集積化することが可能と
なり、その実用的効果は大である。
ば回路内の消費電力の増大を招くことなくシヤー
プな出力パルス電圧波形が得られるので、多数の
パルス増幅回路を容易に集積化することが可能と
なり、その実用的効果は大である。
第１図は従来のパルス増幅回路の構成を示す
図、第２図は第１図における入力電圧波形と出力
電圧波形を示す図、第３図は本発明によるパルス
増幅回路の１例構成を示す図、第４図は第３図に
おける入力電圧波形と出力電圧波形を示す図、第
５図は本発明によるパルス増幅回路のその他の実
施例の構成を示す図、第６図は第５図における入
力電圧波形と出力電圧波形を示す図である。 図において、１および２は電源端子、３は信号
入力端子、４はバイアス電源用端子、５は出力端
子、Q1およびQ2はスイツチング素子、Qcは電界
効果トランジスタをそれぞれ示す。
図、第２図は第１図における入力電圧波形と出力
電圧波形を示す図、第３図は本発明によるパルス
増幅回路の１例構成を示す図、第４図は第３図に
おける入力電圧波形と出力電圧波形を示す図、第
５図は本発明によるパルス増幅回路のその他の実
施例の構成を示す図、第６図は第５図における入
力電圧波形と出力電圧波形を示す図である。 図において、１および２は電源端子、３は信号
入力端子、４はバイアス電源用端子、５は出力端
子、Q1およびQ2はスイツチング素子、Qcは電界
効果トランジスタをそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ ２つの電源端子間に１対のスイツチング素子
を直列接続し、かつ一方のスイツチング素子の入
力電極を信号入力端子に接続し、他方のスイツチ
ング素子の入力電極をバイアス電源および一方の
スイツチング素子の出力電極にそれぞれ接続して
なる回路構成において、 上記他方のスイツチング素子の入力電極とバイ
アス電源との間にノーマリオン形電界効果トラン
ジスタを接続し、該電界効果トランジスタの制御
電極に上記他方のスイツチング素子をオンするた
めの入力信号の変化時点で順方向バイアスを印加
することにより当該電界効果トランジスタを通し
て他方のスイツチング素子に対するバイアス電流
を一時的に増大せしめるようにした ことを特徴とするパルス増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57123937A JPS5915328A (ja) | 1982-07-15 | 1982-07-15 | パルス増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57123937A JPS5915328A (ja) | 1982-07-15 | 1982-07-15 | パルス増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5915328A JPS5915328A (ja) | 1984-01-26 |
| JPH0444444B2 true JPH0444444B2 (ja) | 1992-07-21 |
Family
ID=14873042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57123937A Granted JPS5915328A (ja) | 1982-07-15 | 1982-07-15 | パルス増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5915328A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0638578B2 (ja) * | 1988-08-08 | 1994-05-18 | 株式会社日立製作所 | 半導体集積回路装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5711172B2 (ja) * | 1973-12-11 | 1982-03-03 | ||
| JPS54108563A (en) * | 1978-02-15 | 1979-08-25 | Toshiba Corp | Switching circuit |
-
1982
- 1982-07-15 JP JP57123937A patent/JPS5915328A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5915328A (ja) | 1984-01-26 |
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