JPS5916007A - シ−ケンス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はリレー凹路の演算処理、およびカウンタ　タ
イマの処理およびデータ演算処理およびデータ転送を容
易にするシーケンス制御装置に関するものである。

従来この種の装置として第１図に示すものがあつ１こ。

図において、（１月４発振器、（２ｊはこの発ａ＆（１
］の発振局期毎に歩進するフ゛ロクラムカウンタ・（３
１は）゛ログラムカウンタの各段の出力によりアドレス
か与えられるシーケンス制御ブロクラムメモリである。

（４）はヒツト演算器であり、（５）はヒツト演算の一
時記憶メモリである。（６）は入力部であり（７ａ）〜
（７ｆ月オ入力端子である。（８）は出力部であり（９
ａ）〜（９ｆ）は出力端子である。

次に動作について説明する。発振器（υによって出力さ
れｆこ一定局沢数信号は）”ログラムカウンタ（２）を
歩進させる。フ゛ロクラムカウンタ（２）の各段の出力
線は、シーケンス制御プログラムメモリ（３）のアドレ
スを歩進に従って一塾地毎に増加させ、シーケンヌ制御
フ”ログラムメモリ（３）のデータ線にシーケン７制御
プログラムメモリ（３）の記憶内容を遂次読み出させる
。シーケンス制御プログラムメモリ（３）の記憶内容は
一連の論理演算命令コードで。

制御し１こい工作機械や自動ｊ組立機械等の制御対象ノ
動作を満す様あらかじめシーケン７制御プログラムメモ
リ（３０こ魯込才れている。ヒツト演算器（４）は遂次
読み出さ口た論理演算命令コードを判読し。

外部入力端子（７ａ）〜（７ｆ）および入力部（６）を
経てビット演算器（４）に導かれる入力信号間や、出力
部＋８）に出力した論理値との闇での論理演算を実施す
る。

論理演算結果は最終的には出力部（８）に出力され。

出力端子（９ａ）〜（９ｆ）から制御対象を駆動する。

ヒツト演算器＋４１は１ビット単位の論理演算を高速で
実行する演算器でフ”ログラムカウンタ（２１の一巡局
期で再度同じ命令を実行するくり返し方式で、−巡局期
か短いため外部入力、および外部出力からは従来のリレ
ー制御盤のように並列に論理回路か働いている様にｉえ
る。

第１図に示す様な従来のシーケンス装置はヒツト演算器
を中心にしてｍ成されているので、データ処理を必要と
する場合にはビット演算を繰り返すしか力泳かｒｔ＜、
実際上不可能に等しかった。

別の従来のこの種の装置として、第２図に示すものかｌ
ｊ）つ１こ。図において、　（１０はマイクロプロセッ
サ、Ｏυは入力部であり、　（１２ａ）〜（１２ｆ）は
入力端子である。α罎は出力部であり、　（１４ａ）〜
（１４ｆ）は出力端子である。Ｏ椴はマイクロプロセッ
サを７−ケンスｓｔ＋御装置として動作させるシステム
フ゛ロクラムメモリ、０ｃ１１．ｔシーケンス制御プロ
グラムメモリでｊ）ろ。

次に動作について説明する。マイクロッ”ロセツサ００
はシステムフ”ログラムメモリＱＦｊに格納されている
システムプログラムによってシーケン７制御プログラム
メモリＯＱの一部を読み取り、その語のコードを判別し
、そのコードに応じたｉｉ＋？＋ｉ理演算を実行する。

この論理演算を実行するに際し、上記コードの一部であ
る入力部のアドレスを判別し。

外部入力端子（１２ａ）〜（１２ｆ）より、入力部αｂ
によって必要な入力を選択しマイクロプロセッサＯ［）
の演算部に読み込む。シーケンヌ制御１μグラムの一部
の処理か終った後、システムフーログラムＣ′ｉンーケ
ンヌ制御プログラムメモリＧｆ９の次の一部を読み取り
、そのコードを判別し、そのコードに給じＴこ１理演算
を実行する。一連のシーケンス制御フ゛ロクラムの中で
出力命令に対応するコードかシーケンス制御プログラム
メモリＱｆ９から読み出された場合はシステムプログラ
ムは出力部（至）の対応するアドレスに、それ以前のビ
ット演算結果を出力する。

シーケン７制御フ゛ログラムの一部の処理を終えるには
シＺテム制御フ゛ログラムの１０〜２０７．テップの処
理を必要とする。反面データ処理命令はマイクロプロセ
ッサのデータ語長か８ヒツト又は１６ビツトであるから
高速に演算出来る等の特徴を有している。

第２因に示される従来のシーケンス制御装置はＤ上のよ
うに構成されているので、データ処理は高速であるかビ
ット演算処理は遅い等の欠点があった。

従来のもう一つの方式に、マイクロ１０セツサｏＱとビ
ット演算器（４）とを組合せた第８図のような装置があ
る。図において、（ホ）はピットテータメモリでビット
演算時の一時記憶と、入力、出力のＯＮ。

ＯＦＦヒツト情報か格納される。■は双方向ゲートでＪ
）す、　　（１０１）はコントロール線で、これにより
双方向ケートト制ｒ…し、ヒツトデータメモリへ接続さ
れるパスを選択する。（１０２）はビット演算アドレヌ
／データバメである。栃は一方面ゲートでｉ）す、コン
トロール線／線（１０１）ζこＪって、シーケンス制御
１プログラムメモリ（３ンのデータをマイクロフ゛ロセ
ツサに接続する。（１００）　ｉ−フラグ線で、マイク
ロフロセッサαＱとヒツト演算器（４）の間で互いに起
［・停止要求を交換することか出来る。第４図に）はツ
ーログラム例であり、シーケンス制御フログラムメモリ
の内容を示す。

第５図は本例の動作タイミンク図であり、（Ｌ４の１．
ｔビット［［手段の動作状況、　Ｇ１１ｅはマイクロッ
”ロセッサの動作状況を示す。（４８ａ）〜（４８ｅ）
　、　（δＯａ）〜（５０ｅ　）は動作の進行状況を示
しａからｅへ移る。

次に動作について説明する。

フ゛ロクラムカウンタ（２」は＆初０であり、シーケン
ス制御フロクラムメモリ（３］はステップ０のビット命
令をヒツト演算器（４月こ渥す。ヒツト演シ器（４ンは
受は取った命令かビット演算であるこ♂をフック線（１
００）を通してマイクロプロセッサｏ（Ｊに知らせる。

従ってマイクロプロセッサＯＱは動作しない。

またコントロール線（１０１）によって、ビット演算ア
ドレス／データパスが双方向ゲート■を通してヒツトデ
ータメモリ（ホ）に接続される。ＭＪ、１間（４８ａ）
の間ヒツト演算が実行され５次に発振器（υからの信号
により、）′ログラムカウンタ（２１が隻近しステップ
ｌのヒツト命令を、ヒツト演坏器（４目Ｃ渡される。ビ
ット演算は期間（４８ｂ）の間実行され１次にプログラ
ムカウンタ（２）が歩進しステップ゛２のワード命令か
ヒツト演算器に渡されると、ビット演算！？４　（４）
　ｉｔ演葬休体ｌ：期間（４８ｃ）　＄２：入り、フッ
ク線（１００）を通じて、マイクロプロセッサ（１０に
対してワード演算であることを伝える。と同時に双方向
ゲート■および一方面ゲートに）をコントロール線（１
０１）ヲ１ｌｌｌじて制御し、シーケンス制御１プログ
ラムメモリ（３）の出力データおよびビットデータメモ
リ（ホ）のアドレス、データ線をマイクロッ”ロセッサ
のアドレス／データパスＱ１に接続する。まＴこ制御線
（１０１）を通じて１発＆器（１）の発振を停且させる
。マイクロフロセッサはフラグ線（１００）によってワ
ード演算命令でＪ〕ることを検知し、一方向ゲートに）
を通し、てワード演算の油類を読み出し１次にプログラ
ムカウンタ（２）を進めワード演算の変数アドレスを睨
み取り、ワード演算を期間（５０ｂ）の間に実行する。

実行完了後、フラグ線（１００）を通じてワード演算完
了を、ビット演算器（４）ｆζ伝える。ビット演算器（
４月は双方向ゲート■と一方向ゲートａをヒツト演算器
１に制御すると同時に発振器（１）の発振を再開させ、
ステップ（８の命令を続いて実行する。−万マイクロフ
゛ロセツザＯりは休止期間に入るかタイマによる割込は
％　Ｆｒ受けつけ、ワードデータメモリ＠内にあるタイ
マテープの内容を更新する。以−上の動作がシーケン７
制御プログラムに従ってくり返えされる。ｌＦｊ後はエ
ンド命令かヒツト演算器（４）に送られると、マイクロ
フ゛ロセツサＯＦ１　ｌｅｔフラク線（１００）を通じ
て、こｊｌを知り期間（５０ｅ）に入りヒツトデータメ
モリ（ホ）の内容を読み取り、出力部−に出力すると同
時に入力部０υから外−１部信号を読み取ってビットデ
ータメモリ（ホ）に書込む。その後。

フ′ログラウカウンタ（２１をす七ソトして、ステップ
。

Ｏからシーケンス制御グロダラムを実行させる。

従来のシーケン７制御装置は以上のようｉζ構成されて
いるので、ビット演算とワード演算は一万か動作中の時
、他方が休止しているので全）′ログラムを実行するの
に時間かがかること、シーケン７制御プログラムの変更
、モニタは］ヒツト演算休止中に実施せねばならない等
、シーケンヌ制御フ”ログラムからワード演算の起動を
か番ブるため。

ビット演算がマスターで、ワード演算がヌレープの関係
か固定されており、データ処理主体の用途には不便であ
ること等の欠点がＪｌっだ。

この発明は上記のような従来のものの欠点を除去獲るた
めになされたもので、ヒツト演算中段とワード演算手段
かデータメモリを時分割で共有する様ξζなし、高速の
ビット演算と高速のデータ演算を川面ならしめるシーケ
ン７制御装置を提供することを目的にしている。

ま１こ本発町の別の目的は、ｃｊＬら演算手段と。

送受ｍ手段かデータメそりを時分割で共有する様にｒｔ
　Ｌ　、応答性の良いり七−ト入出力機能を備えたシー
ケンス制御装置を提供することを目的としている。

史ｉ乙本発明の別の目的はプログラムカウンタと。

ワード演算手段かシーケン７制御プロタラムメモリを時
分割で共楢する様になし、ヒ゛ソト演算実行峙にもシー
ケンヌ制御フ′ログラムσ）ｉ更、そ−１リングか容易
なシーケンス制御装置を提供することを目的としている
。

以下この発明の一実施例を図番こつ０て説明する。

第６図において輪はマイクロッ”ロセツサ憂こより構成
さ釘Ｔこワード演算手段、四（ばマイクロプロセッサの
システムプロクラムメモリて・データ演算処理タイマー
、カウンタ処理を実行するプロクラムと。

入出力制御用）”ログラムか入ってＬ）る。（１）ｌ−
１このプログラム【ζよって制御される入力ｍ、　　ｔ
ｓｏａ）〜（８０ｆ）ｉ、を入力端子である。ぐυは上
記入出力制御用フロクラムに誹って制御される出力部で
あり。

（８１ａ）〜（８１ｆ）は出力端子である。ＣＡはワー
トデータ処理時にデータを格納するワードデータメモリ
。

（財）は発振器であり、（ハ）はこの発振器により駆動
される演舞用のブロクラムカウンタ、（２）はこのブロ
クラムカウンタにより読み出されるシーケン７制御プロ
タラムメモリである。（ハ）はビット演算手段。

（ホ）はヒツトデータメモリである。＠はゲートユニッ
トで１発振器（ハ）に誹って周期的にワード演算手段句
をヒツトデータメモリ（ホ）に、あるいはビット演算手
段（ハ）をヒツトデータメモリ（ホ）に接続する。

またゲートユニット翰はワード演算手段の指令によって
、プログラムカウンタに）とワード演算器−を接続した
り、シーケン７制御プロタラムメモリ（２）とワード演
算手段−を接続したりする。鉛は割込要求線でヒツト演
算手段（ハ）からワード演算手段−に割込要求を伝える
。（財）はアドレヌ／データバヌでワード演算手段ｉζ
より制御される。第７図はビットデータメモリ（ホ）と
ワード演算手段−およびビット演算手段（ハ）の接続の
タイミングを表わすもので、ｃｏはビットデータメモリ
＠とヒツト演算手段翰が接４．さ才「ているに；１間、
９１ｊヒツトテータメモリ＠とワード演算手段（ト）と
が払続さ第１ている期間である。

次に鉤（’ｐ　＋４−＞いて説明する。発振器■の出力
信号によって）゛ログラムカウンタ（ハ）か駆動される
。

フ”ログラムカウンタ（ハ）の各段の出力はケートユニ
ット（ハ）を経由してシーケンス制御フロクラムメモリ
翰のアドレス線を駆動し、シーケン７制御プロタラムメ
モリからシーケンス制御命令をビット演算手段（ハ）に
与える。一方こむと同期して発振器（財）の出力（Ａゲ
ートユニット＠を制御し、ビット演算手段（ハ）とヒツ
トデータメモリ（ホ）を接続する。ヒツト演算手段（ハ
）は受は取つｔコシーケンヌ制御命令に従ってヒツトデ
ータメモリ（ホ）のビット間のヒツト演算を実施し、演
算結果をヒツト演算手段（ハ）内のビット演算結果レジ
スタに保持獲る。もしヒツト演算手段に与えられたシー
ケンス制御命令か出力命令であｆｌは、演算結果レジス
タの内容をヒツトデータメモリ（ホ）に書き込（・。ワ
ード演算手段Ｑ（Ｊはシステムプログラムメモリ（２）
に従って、ビット演算手段□□□とは独立に動作してお
り、抛々のデータ処理を実施している。ワード演訴手段
輪はビット演算手段＠の演算結果か必要な場合はデータ
メモリ（ハ）に割当てら釘１こアドレノをアドレヌ／デ
ータパス（４１−こ出し、待桟状態に入る。

発振器＠は高速でゲートユニット翰を制御し。

前記のようにヒツトデータメモリ（ホ）とワード演算手
段■およびヒツト演舞手段（ハ）の接続を切り換えてい
るので、上記待機状態は一トｔのうちに解除さｆ１第４
図の期間Ｏｖの間にワード演算手段（７）はヒツトデー
タメモリ（ホ）の内容を読み取ることか出来るのである
。ｔｙこシーケンス制御に必要１（外部入力情報はワー
ド演算手段−の指令により、入力端子（８０ａ）〜（８
０ｆ）および入力部四を介してワード演算手段（１）に
読み込ま口、ヒツトデータメモリ（イ）へ書込可ｆＬる
。同様にヒツト演算手段（ハ）によって演算され１こシ
ーケンス制御情報は、ヒツトデータメモリ（ハ）へ書込
法れ、ワード演算手段に）にまっで読み出された後、出
力部なりへ出力され、出力端子（８１ａ）〜（８１ｆ）
へ制御出力と出力される。

シーケンス制御プログラムの中にワートデータ処理の命
令か書かｆ（でいる場合１４．ビット演算手段（４）か
こ７’ｌを検知し１割込要求線−にワード演算手段句へ
の割込要求を出す。ワード演算手段■は割込要求を受は
取ると、現在実施しているプログラムとの優先ＪＩＩＩ
Ｊ位を判定し、ヒツト演算手段（ハ）からの割込要求の
優先順位か高はわは、ケートユニット■を制御し、シー
ケンヌ制御プログラムメモリ（４）の内容を読み取り１
割込み要因を知り、必要な処理を行う。ワードデータ処
理が終了すれは。

その結果かビットメそり弼に書込まれ、続いてビット演
算手段←か、それを用いて演算を続ける。

第８図はこの発も０２具体的な実施例であり１図１（お
い−（−（１０８）は発＆器（財）の出力線で一定局勘
の矩形波であり、フ゛ロクラムカウンタ（ハ）のパルス
入力に印力１４される。Ｃ１０４）はフ′ロクラムカウ
ンタに）の各段の出力線でまり、シーケンスＩＩＩ　Ｎ
プログラムメモリに）のアドレスｌＩＭｉζ加えられる
。（１０５ンは）“ログラムカウンタ■のｓｒｔｍｍの
出力線であり。

アトレスパフ切換ゲート−およびテ゛−タパス切換双方
向ゲー）（［ｉ３）の切換制御端子に接続される。

（１０６）は制御フ゛ロクラムメモリ翰のデータ線テ本
ｆｉ＋＋では８ｂｉｔでＪする。釦）は８　ｂｉｔのラ
ッチであり。

（１０７）はラッチの出力である。Ｃ１０９）ｌｉヒッ
ｌＦ具手段のアドレス線、　（１０８）はデータ線であ
り。

＜１１１）　ｉ、ｔ　ワ−）’Ｓｉ１手段のアドレスパ
ス、　（１１０）はデータ線である。（１１２）はビッ
トデータメモリ（イ）のアドレス線であり、　　（１１
８）はデータ線である。

第９図はシーケンス制御プログラムの命令語の構成を示
すものである。−は語長８ｂｉｔのメモリを示し、（５
４ａ）〜（５４ｄ　）はこのメモリのアドレスである。

（５５ａ）、（５５ｂ）はシーケンス制御プログラムの
ヌテツフでＪ）す、１ステツフ′は５ｂｉｔ＋５ｂｉｔ
　Ｏ）　１６ｂｉｔの命名語長となっており、偶数アド
レスに上位８ｂｉｔ。

奇数アドレスに下位８　ｂｉｔが格納されている。

第１０図は第８図の実施例の動作を説明するｔコめのタ
イミング図である。拘はブロクラムカウンタ最下位の出
力線（１０５）の信号波形であり、州はシーケンス制御
フーロクラムメモリ翰のデータＭ　（１０６）上に出力
される命令コードのＪｏ１番を示し、　　（５９ａ）（
５９ｂ）の／１１１４番に上位、Ｔ−位と出力される。

−は８ｂｉｔラツチ拘のラッチ指令パルスであり、旬は
ヒツト演算結果の書込みパルスである。霞はヒツトデー
タメモリのアドレスバス、データバスの切換状況を示し
、　Ｃ６８ａ）はワード演算手段に、　（６８ｂ）はビ
ット演算手段に接続されている期間を示す。

次に動作Ｅζついて説明する。フ゛ログラムカウンタの
内容がＩＩ　ＯＩＩの時シーケンヌ制御プログラムメモ
リ翰のアドレス００００の内容がデータ線（１０６）上
に出力され、８ｂｉｔランチいりにラッチされる。

こねはシーケンス制御プログラムのＲ１ステツフ“の命
令コード上位８　ｂｉｔである。次に発振器（ハ）によ
りフ゛ログラムカウンタに）か進められ、アドレス００
０１の内容かデータ線（１０６）上ｌと出力される。

こねは第１ステツプの命令コードの下位８ｂｉｔである
。これ番こよりラッチ値υの出力である上位８ｂｉｔと
下位８　ｂｉｔかヒツト演算手段例に加えらｔＬ、ヒツ
ト演算か実行さｆ（る。この実行期間は第１０図の（６
８ｂ）の期間であり、この期間ではフ”ログラムカウン
タの最下位出力ｌ１ｌｊ１（１０５）　Ｉζよりビット
演算手段に）のアドレスおよびデータバスは切換ゲート
Ｉｉ＋５關を制御することによりヒツトデータメモリ（
ホ）のアドレスおよびデータ線に接続されているので。

ヒツトデータメモリ（ホ）の内容をデータとしてビット
演算が可能である。−万ワード演算手段輪かヒツトデー
タメモリ（ホ）の情報の読み書きする時は。

（６８ａ）の期間、すなわちシーケンス制御プログラム
の上位８　ｂｉｔが読み出されている間に実施する。

（６８ａ）の期間は前述のごとく切換ゲート優クーをプ
ログラムカウンタの最下位出力により制御しているので
ワード演ｓ手段輪のバスとヒツトデータメモリ（ホ）が
接続されている。

以上この発明のＡ体向例ではシーケンス制ｈプログラム
の上位ｓ　ｂｉｔ読み出し期間にワード演算手段−がビ
ットデータメモリをアクセスすることにしたので、ヒツ
ト演算手段（ハ）の演算速度を低下させることなく、ワ
ード演算も出来る等の効果を得ることができる。

第１１図は本発明の他の一実施例である。図に於て的は
送受信手段、（財）は信号伝送線であ、る。他の構成部
分は第６図と同じである。

第１２図は第１１図の実施例を説明するためのタイミン
グ図であり、ゲートユニット（財）の動作を示す。

発振器Ｈｊ、１ゲートユニット翰を駆動する。ゲートユ
ニット勿は第６図に示すまうに、ビットデータメモリ（
ホ）とビット演算手段（ハ）を期間（１）の間、接続し
、ビットデータメモリ（２）とワード演算手段−をＩｊ
ｆｉｆｌ　ｅυの間、接続し、ビットデータメモリ（ホ
）と送受信手段（６）を期間に）の間、接続する。この
ようにしてヒツト演算およびワード演算の結果をヒツト
データメモリ（ホ）を介して送受信手段に）が読み出し
。

遠方へ信号伝送線す罎を経由して送信することが出来る
。ま１こ遠方の情報を信号伝送線的を経由して受信して
、ビットデータメモリに（ホ）書込むことが出来、ヒツ
ト演算およびワード演算の入力情報とすることか出来る
。ま１こ本発明では一連の演算か終了する迄送受信を休
止する必要がなく、応答性の良いリモート入出力機能か
拘られる。

また上記実施例では、ケートユニット（財）でビットデ
ータメモリ（ホ）と他の手段の時分割接続のみについて
説明したかゲートユニット銘でンーケンス制御フ′ロク
ラムメモリ（ホ）とフ”ログラムカウンタに）胸、シー
ケン：ＡＩ！制御フ゛ロクラムメモリ翰とワード演算手
段−間を時分割接続する機能を追加すれは。

ビット演ＩＫ動作中のシーケンス制御プロダラムの読み
出し、書込み等か出来る。

以上のように、この発明によれは、ビットデータメモリ
とワード演算手段、ヒツト演算手段、送受信手段との各
々の間、シーケンス制御フ゛ログラムメモリとプログラ
ムカウンタ、ワード演算手段との各々の間を時分割で接
続するようにし１こので。

互に関連を持つヒツト演算とワード演算が高速に実行で
き、また、互に独立にプログラムを作成出来ろ等フ”ロ
グラムか容易にでき、さらにビット演算実行中のシーク
ンスプログラムのモニタリンク５および変更も容易であ
り、その上応答性の良いリモート入出力機能か得られる
等の効果かある。ま１こワード演算手段によって一定周
期のタイマ内部割込をヒツト演算結果によって計数獲る
ことにより容易にタイマー機能を得ることが出来るし、
ビットｒｊｉ算結果をワード演お手段で計数することに
Ｊり容易Ｅζカウンタ機能を得られろ等の効果も有する
。

【図面の簡単な説明】 第１図は従来のシーケンヌ制卸装瓢を示１ブロック図、
第２図は別の従来のシーケンヌ制御装置を示すブロック
図、第８図は更に別の従来のシークンヌ制御装飯を示イ
ブロック図、第４図は第８図を説明する１こめのプロク
ラム例を示す説明図。 第５図は第８図のタイミング図、第６丙はこの発明の一
実施例によるシーケンヌ制御装置を示すブロック図、第
７図はこの発明の一実施例を説明するタイミング図、第
８図はこの発明の一実施例の具体例を示すブロック図、
第９図は第８図の実施例のプログラムの命令語の構成を
示す説明図、第１０図は第８図の例のタイミング図、第
１１図はこの発明の他の実施例を示すブロック図、第１
２図この−発明の他の実施例を説明するタイミング図で
ある。 図中、（ハ）はビット演算手段、（ホ）はビットデータ
メモリ（記憶手段又は第１の記憶手段）１句はワード演
算手段、働は送受信手段、（２）はシーケンス制御フロ
グラムメモリ（第２の記憶手段）である。 なお１図中同一行号は同−又は相当部分を示す。 代理人　島野信− 第１１て 第２図 第３図 ｔｔｔｉ 第４図 第５図 ７伏ソ「り込ヌク、１里 第６図 第　７１ン１ 第８図 第９図 第１０図 ０ ト　続　補　正　書（自発） 昭和５８　イ１昂　仔　　日 ：３　補止をする者 ０、ｆｍ　ｉｔ：　ＬＩＪ　Ｊ！　Ｍ 明細書の発明の詳細な説明の欄 ６、補止の内容 （１）明Ａ（ｉｔ書を下記のとｊ３り訂正する。

Claims (1)

1. 【特許請求の範囲】 （１ノヒット演シ４手段と、入力情報、出力情報、およ
   び内部一時記録情報を記憶する記憶手段と、ワード演算
   手段とを有し、上記記憶手段０〕記憶書込み、読み出し
   を上記ビット演算手段と上記ワード＠算手段とにより時
   分割で実施させるよう憂としｔこことを特徴とするシー
   ケンス制御装置。 （２）ビット演算手段と、入力情報、出力情報、および
   内部一時記憶情報を記憶する記憶手段と、ワード演算手
   段と、送受信手段とを有し、上記記憶手段の記憶書込み
   、読み出しを上記ビット演算手段、上記ワード演算手段
   、上記送受信手段１こより時分割で実施さセるようにし
   ｒこことを特徴とするシーケンス制御装置。 （３）ヒツト演算手段と、入力情報、出力情報、および
   内部一時記憶情報を記憶する第１の記憶手段と、シーケ
   ンス制御プログラムを記憶する第２の記憶手段と、ワー
   ド演算手段を有し、上記第１の記憶手段の記憶書込み、
   読み出し、を上記ビット演算手段と、上ｔピワード演算
   手島とにより時分割で実施させるようにするとともに、
   上記第２の記憶手段の記憶読み出しを、上記ワード演算
   手段と上記ヒツト演算手段とにより１時分割で実施させ
   るようにしｔこことを特徴とするシーケンス制御装置。 （４ノヒット演算手段と、入力情報、出力情報、および
   内ｆｉｌ＞一時記憶情報を記憶する第１の記憶手段と、
   シーケンス制御プログラムを記憶する第２の記憶手段と
   、ワード演算手段と、送受信手段とを有し、上記第１の
   記憶手段の記憶書込み、読み出しを上記ビット演算手段
   と上記ワード＠算手段と上記送受信手段とにより時分割
   で実施させると共に上記第２の記憶手段の記憶、読み出
   しを上記ワード演算手段と上記ビット演算手段とにより
   時分割で実施させるようにし１こことを特徴とするシー
   ケンス制御装置。