JPS59160318A - アナログ・デイジタル変換器 - Google Patents
アナログ・デイジタル変換器Info
- Publication number
- JPS59160318A JPS59160318A JP3411983A JP3411983A JPS59160318A JP S59160318 A JPS59160318 A JP S59160318A JP 3411983 A JP3411983 A JP 3411983A JP 3411983 A JP3411983 A JP 3411983A JP S59160318 A JPS59160318 A JP S59160318A
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- JP
- Japan
- Prior art keywords
- output
- differential amplifier
- analog
- sample
- input voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1028—Calibration at two points of the transfer characteristic, i.e. by adjusting two reference values, e.g. offset and gain error
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/40—Analogue value compared with reference values sequentially only, e.g. successive approximation type recirculation type
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、アナログ・ディジタル変換器（以下Ａ／Ｉ）
変換器と略す）に関する。
変換器と略す）に関する。
従来より、Ａ／Ｄ変換の方式の１つに遂次比較型がある
。この方式は、第１図に示すように、クロ７り発生器Ｃ
Ｇからのクロ、りを遂次比較レジスタＬで計数し、その
結果をディジタル アナログ変換器（以下Ｄ／Ａ変換器
と略す） ＤＡに与えてアナログ信号に変換し、比較器
ＯＭＰにてＤ／Ａ変換器の出力とアナログ入力電圧ｅ１
とを比較し両者が一致したと啓レジスタＬでのクロ、り
計数動作を停止させるようにして、アナログ人力ｅ１に
対応するディジタル値をレジスタＬより得るようにｊ−
たものである。
。この方式は、第１図に示すように、クロ７り発生器Ｃ
Ｇからのクロ、りを遂次比較レジスタＬで計数し、その
結果をディジタル アナログ変換器（以下Ｄ／Ａ変換器
と略す） ＤＡに与えてアナログ信号に変換し、比較器
ＯＭＰにてＤ／Ａ変換器の出力とアナログ入力電圧ｅ１
とを比較し両者が一致したと啓レジスタＬでのクロ、り
計数動作を停止させるようにして、アナログ人力ｅ１に
対応するディジタル値をレジスタＬより得るようにｊ−
たものである。
しかしながら、この遂次比較型Ａ／Ｄ変換器においては
、下記の問題点がある。
、下記の問題点がある。
■ Ａ／Ｄ変換器の分解能を高くするにつねて、ピット
数の大きなり／Ａ変換器を使う必要があるためそれだけ
高価になろう ｆ’＞Ｉ Ａ／Ｄ変換時間は分解能ピット数に比例す
るが、分解能ピット数が固冗であるため分解能ピット数
が少なくてよい時に、＆／Ｉ）変換時間を知縮すること
ができない。
数の大きなり／Ａ変換器を使う必要があるためそれだけ
高価になろう ｆ’＞Ｉ Ａ／Ｄ変換時間は分解能ピット数に比例す
るが、分解能ピット数が固冗であるため分解能ピット数
が少なくてよい時に、＆／Ｉ）変換時間を知縮すること
ができない。
■ 扱い得るアナログ入力電圧が本来正または角の単極
性であり、両極性の入力電圧を扱えるようにするにはそ
れ相応の付加回路が必要である。
性であり、両極性の入力電圧を扱えるようにするにはそ
れ相応の付加回路が必要である。
本発明は、このような点に鑑み、その目的とするところ
は、遂次比較型Ａ／Ｄ変換器と類似のタイプであるが、
Ｄ／Ａ変換器を必要とすることなく、変換器を実現する
ことにある。
は、遂次比較型Ａ／Ｄ変換器と類似のタイプであるが、
Ｄ／Ａ変換器を必要とすることなく、変換器を実現する
ことにある。
以下図面を用いて本発明を詳説する。第２図は本発明に
係るＡ／Ｄ変換器の一実施例を示す要部構成図である。
係るＡ／Ｄ変換器の一実施例を示す要部構成図である。
同図において、ｖｒｅｆは基準電圧で、アナログ入力電
圧の絶対値１ｅ１１を最上位ビット（以下ＭＳＢという
）より遂次比較するために使用されるものでア’） 、
１０Ｖｒｅｆ≧ｌｅｉ１ｍａｘの関係に定められている
。
圧の絶対値１ｅ１１を最上位ビット（以下ＭＳＢという
）より遂次比較するために使用されるものでア’） 、
１０Ｖｒｅｆ≧ｌｅｉ１ｍａｘの関係に定められている
。
Ａは差動増幅器で、スイッチ８１〜Ｓ８の選択により与
えられる２つの入力ｅ１．ｅ２の差をとって増幅するも
のであり、スイッチ８９〜８１２の適宜の選択によって
次のような出力ｅＯが得られる。
えられる２つの入力ｅ１．ｅ２の差をとって増幅するも
のであり、スイッチ８９〜８１２の適宜の選択によって
次のような出力ｅＯが得られる。
ｅｏ ＝ ｅ２− ｅｌ（８９，８１１がＯＮ、 ８１
０．８１２がＯＦＦ ）ｅｏ ＝ ＋ｏ（ｅ２−ｅ、
）（Ｓ９． ｓ＋＋がＯＦＦ、 ８１０．８１２が０Ｎ
）ＳＨｌ、２は差動増幅器人の出力ｅｏをサンプル・ホ
ールドするための第１及び第２のサンプル・ホールド回
路、ＯＭＰｌは比較器で、差動増幅器Ａの出力ｅ、）と
スイッチ８１５．８１６を介して与えられるＶｒｅｆ又
はＧＮＤ’ｆｌｌ圧（０■）とを比較し、その出力ｅｃ
けここでは５■系のロジックと結合で鎗るように０１５
■で０”。
０．８１２がＯＦＦ ）ｅｏ ＝ ＋ｏ（ｅ２−ｅ、
）（Ｓ９． ｓ＋＋がＯＦＦ、 ８１０．８１２が０Ｎ
）ＳＨｌ、２は差動増幅器人の出力ｅｏをサンプル・ホ
ールドするための第１及び第２のサンプル・ホールド回
路、ＯＭＰｌは比較器で、差動増幅器Ａの出力ｅ、）と
スイッチ８１５．８１６を介して与えられるＶｒｅｆ又
はＧＮＤ’ｆｌｌ圧（０■）とを比較し、その出力ｅｃ
けここでは５■系のロジックと結合で鎗るように０１５
■で０”。
″１′°信号として出力されるようになっている。すな
わち、 ｅ＞ｅ のとき ｅｃ ＝ ” １”ｅ＜ｅ のと
六 ｅｃ＝”０” となり、ｅｃよりアナログ入力電圧の符号ビット（ｅｉ
≧０のときｅｃ−１”、 ｅｉ＜ｏのときｅｃ−０”）
とその絶対値ビットがシリアル出力として得られる（Ａ
／Ｄ？換が行われる）ことになる。
わち、 ｅ＞ｅ のとき ｅｃ ＝ ” １”ｅ＜ｅ のと
六 ｅｃ＝”０” となり、ｅｃよりアナログ入力電圧の符号ビット（ｅｉ
≧０のときｅｃ−１”、 ｅｉ＜ｏのときｅｃ−０”）
とその絶対値ビットがシリアル出力として得られる（Ａ
／Ｄ？換が行われる）ことになる。
Ｃ！ＯＮＴは比較器ＯＭＰの出力状態（ｅｃ ）を加味
して各部に必要な制御信号等を発生するための制御回路
で、上記Ａ／Ｄ変換の起動は外部からのスタート信号５
ＴＲＴにより行われ、ＡＩＤ変換の終了は変換ディジッ
トレズスタＯＤＬより与えられる分解能ディジット数分
だけ変換動作が行われると終了信号ＥＮＤを発生するよ
うになっている。この分解能ディジット数はアナログ入
力電圧の所望の分解能ディジット数（例えば３デイジ、
トとか５デイジツト）であり、ＡＩＤ変換を行う前に変
換ディジ、トレシスタＣＤＬに設定−ｘｈる。ＦＦはコ
ンパレータＯＭＰより送出されろ符号ビットを保持する
ためのフリップフロシブ、（！ＯｔＪはコンパレータの
出力を制御回路ｃｏＮＴより発生するカウント・パルス
Ｔ２に基づとカウントして、ＢｃＤコードを作るための
カウンタである。
して各部に必要な制御信号等を発生するための制御回路
で、上記Ａ／Ｄ変換の起動は外部からのスタート信号５
ＴＲＴにより行われ、ＡＩＤ変換の終了は変換ディジッ
トレズスタＯＤＬより与えられる分解能ディジット数分
だけ変換動作が行われると終了信号ＥＮＤを発生するよ
うになっている。この分解能ディジット数はアナログ入
力電圧の所望の分解能ディジット数（例えば３デイジ、
トとか５デイジツト）であり、ＡＩＤ変換を行う前に変
換ディジ、トレシスタＣＤＬに設定−ｘｈる。ＦＦはコ
ンパレータＯＭＰより送出されろ符号ビットを保持する
ためのフリップフロシブ、（！ＯｔＪはコンパレータの
出力を制御回路ｃｏＮＴより発生するカウント・パルス
Ｔ２に基づとカウントして、ＢｃＤコードを作るための
カウンタである。
（１） ネで、本方式の基本的な動作原理を第３図の
フローチャートを参照しつつ以下に示す。
フローチャートを参照しつつ以下に示す。
■ まずアナログ入力電圧の極性を判別する。
〈ステップ１〉
■ アナログ入力電圧の絶対値をサンプル、ボールドし
、その値が＋７ＨＯＰＳ （ＦＳはＡ／Ｄ変換器のフル
・スケールでＦＳ ＝ １０Ｖｒｅｆとする）より大き
いか、小さいかを比較する。 〈ステップ２〉■ も
し、その値が１７１０ＦＳより大きければその値より１
７１０ＦＳをさら釦減算したものをサンプル・ホールド
する。 〈ステップ５〉またもしその値が
１７１ｏＦｓより小さければ、その値をそのまま１０倍
したものをサンプル・ホールドするつ
くステ、プ５〉■ ■においてサンプルホールドした
値が１／１（ＩＦＳより大きいか、小さいかを比較する
。
、その値が＋７ＨＯＰＳ （ＦＳはＡ／Ｄ変換器のフル
・スケールでＦＳ ＝ １０Ｖｒｅｆとする）より大き
いか、小さいかを比較する。 〈ステップ２〉■ も
し、その値が１７１０ＦＳより大きければその値より１
７１０ＦＳをさら釦減算したものをサンプル・ホールド
する。 〈ステップ５〉またもしその値が
１７１ｏＦｓより小さければ、その値をそのまま１０倍
したものをサンプル・ホールドするつ
くステ、プ５〉■ ■においてサンプルホールドした
値が１／１（ＩＦＳより大きいか、小さいかを比較する
。
〈ステップ４）
■ 以下■、■の過程を必要な分解能プツシ、ト数が得
られるまで繰り返して行なう。
られるまで繰り返して行なう。
〈ステップ５以降〉
Ａ／Ｄ変換時間はアナログ入力電圧の絶対値および分解
能ディジ、ト数により異なる。いま分解能ディジット数
を０１アナログ入力電圧の絶対値が１０進表示で １ｅｉ１’＝ａｌＸ１ｎ°＋ａ２Ｘ１０−’＋ａ３Ｘｊ
Ｏ−’＋ 、中＋ａｋＸｉＯイト１）（ｖ） 式（５
） ％式％） で与えられる時、Ａ／Ｄ変換時間１ｃは次式で与えられ
る。
能ディジ、ト数により異なる。いま分解能ディジット数
を０１アナログ入力電圧の絶対値が１０進表示で １ｅｉ１’＝ａｌＸ１ｎ°＋ａ２Ｘ１０−’＋ａ３Ｘｊ
Ｏ−’＋ 、中＋ａｋＸｉＯイト１）（ｖ） 式（５
） ％式％） で与えられる時、Ａ／Ｄ変換時間１ｃは次式で与えられ
る。
！ｃ ＝ （１＋ｎ＋Σａｋド×１クロ、り時間に−１
（２） 次に、各ステップにおけるスイッチ８１〜Ｓ
１６の制御方法ならびにＴｊ、 Ｔ２． Ｔ３の送出タ
イｉングを示す。
１６の制御方法ならびにＴｊ、 Ｔ２． Ｔ３の送出タ
イｉングを示す。
■ Ｓ１〜Ｓ８・・・・ 差動増幅器への２つの入力ｅ
、、ｅ２を切捨えるためのスイッチで各ステップにおい
てＯＮとなるスイッチは８１〜Ｓ８の内２つである。
、、ｅ２を切捨えるためのスイッチで各ステップにおい
てＯＮとなるスイッチは８１〜Ｓ８の内２つである。
■ ８９〜８１２・・・・ステップ１，２ではＳ９．！
’１１４がＯＮ。
’１１４がＯＮ。
Ｓｉ０．８４２がＯＦＦ Ｌ、ステップ５以降では１つ
前のステップにおけるｅ。の柘性に応じてＯＮ、ＯＦＦ
する（ ｅｃ ＝ ｏの時には８１０． Ｓ１２がＯＮ
、 ８９．８４１がＯＦＦ 。
前のステップにおけるｅ。の柘性に応じてＯＮ、ＯＦＦ
する（ ｅｃ ＝ ｏの時には８１０． Ｓ１２がＯＮ
、 ８９．８４１がＯＦＦ 。
ｅｃ＝１の時には８１０．８１２がＯＦＦ、８９． ！
３１１ がＯＮする）。
３１１ がＯＮする）。
■ ８１３．８４４・・・差動増幅器の出力ｅＯを交互
にサンプル ホールドするためのスイッチである。
にサンプル ホールドするためのスイッチである。
■ Ｓ１５．Ｓ１６・・・コンパレータへの入力ｅ−を
Ｖｒｅｆ トＯＮＤに切換えるためのスイッチである。
Ｖｒｅｆ トＯＮＤに切換えるためのスイッチである。
■ Ｔ１・・・カウンタ・リセット、パルスでスタート
信号によってまずＴ１を発生させカウンタの内容を予め
リセットする。以後はステップ２以降でｅｃ ＝ ０に
なるたびにカウンタの内容をリセットする。ステップ２
以降において、Ｔ１を発生する直前のカウンタの値がア
ナログ入力電圧のＢＯＤコードとしての１ディジット分
に相当するものである。
信号によってまずＴ１を発生させカウンタの内容を予め
リセットする。以後はステップ２以降でｅｃ ＝ ０に
なるたびにカウンタの内容をリセットする。ステップ２
以降において、Ｔ１を発生する直前のカウンタの値がア
ナログ入力電圧のＢＯＤコードとしての１ディジット分
に相当するものである。
（ｉ Ｔ２・・・カウント・パルスでステップ２以降
において、クロックと同期して発生する。Ｔ２とｅｃの
ＡＮＤゲートを通過した信妥によってカウンタの内容を
＋１カウント・アップするか、その＋＋の値を保持する
かが決定される（ｅｃ＝＋の時はカウントアツプ、ｅｃ
＝０の時はその−ｉｔにする）う■ Ｔ３・・・符号ピ
ットラッチパルスで、アナログ入力電圧の極性をＦ／Ｆ
にホールドするために発生するパルスでステップ１にお
いてのみ発生する（ｅｌ＞ｏの時はＦ／ＦのＱ出力＝＋
、ｅｉ＜０の時はＱ出力＝０である）、 以下具体例を用いて、回路動作を示せば次のとおりであ
る。ただしここでは簡単のためｌ ｅｉ ｌ ｍａｘ
＝ １０Ｖ （アナログ入力電圧の絶対値の最大値） Ｖｒｅｆ ＝ ＴＶ （正の基準電圧）ｎ ＝３
（分解能ディジット数） とする。ｅｉの値として、ｅｉ ＝ −４，３５２Ｖ、
＋０．２１５Ｖについ・ＣＮ Ａ／Ｄ変換の動作
ステ、プ、変換結果をそれぞれ第１表ないし第３表に示
す。第２表、第５表第１表 第３表 ｅｉ ＝ ０．２１５ｖの時のＦ／Ｆとカウン
タの内容 は叩およびカウンタの内容である。カウンタの内容はス
テップ２以降においてＴ１を発生する直前の値がＢＯＤ
コードとして１ディジット分を表示している。
において、クロックと同期して発生する。Ｔ２とｅｃの
ＡＮＤゲートを通過した信妥によってカウンタの内容を
＋１カウント・アップするか、その＋＋の値を保持する
かが決定される（ｅｃ＝＋の時はカウントアツプ、ｅｃ
＝０の時はその−ｉｔにする）う■ Ｔ３・・・符号ピ
ットラッチパルスで、アナログ入力電圧の極性をＦ／Ｆ
にホールドするために発生するパルスでステップ１にお
いてのみ発生する（ｅｌ＞ｏの時はＦ／ＦのＱ出力＝＋
、ｅｉ＜０の時はＱ出力＝０である）、 以下具体例を用いて、回路動作を示せば次のとおりであ
る。ただしここでは簡単のためｌ ｅｉ ｌ ｍａｘ
＝ １０Ｖ （アナログ入力電圧の絶対値の最大値） Ｖｒｅｆ ＝ ＴＶ （正の基準電圧）ｎ ＝３
（分解能ディジット数） とする。ｅｉの値として、ｅｉ ＝ −４，３５２Ｖ、
＋０．２１５Ｖについ・ＣＮ Ａ／Ｄ変換の動作
ステ、プ、変換結果をそれぞれ第１表ないし第３表に示
す。第２表、第５表第１表 第３表 ｅｉ ＝ ０．２１５ｖの時のＦ／Ｆとカウン
タの内容 は叩およびカウンタの内容である。カウンタの内容はス
テップ２以降においてＴ１を発生する直前の値がＢＯＤ
コードとして１ディジット分を表示している。
（５）次に、校正時の動作について述べる。
本Ａ／Ｄ変換器は内部において校正用の入力を発生でき
る。校正用入力としては、ＦＳの０％、１００％入力が
発生できる。発生手段の一例を第４表および第５表に示
す。
る。校正用入力としては、ＦＳの０％、１００％入力が
発生できる。発生手段の一例を第４表および第５表に示
す。
これらの校正用入力を用いて、実際の読込みデータに対
して適当な補正を行なうことによりＡ／Ｄ変換器のオフ
セット・エラーおよびゲイン、エラーを軽減することが
できる。
して適当な補正を行なうことによりＡ／Ｄ変換器のオフ
セット・エラーおよびゲイン、エラーを軽減することが
できる。
なお、比較器ＯＭＰｉ は電圧比較型に限らず電流比較
型のものとしてもよい。
型のものとしてもよい。
以上説明したように、本発明によれしｆ次のような効果
がある。
がある。
■ アナログ入力電圧と基準電圧との比較な差動増幅器
を中心にサンプルホールド回路を用℃・て行っているた
め、Ｄ／Ａ変換器が不要である。
を中心にサンプルホールド回路を用℃・て行っているた
め、Ｄ／Ａ変換器が不要である。
■ 分解能ディジ、ト数を任意に設定できるため、分解
能ディジット数が少ない場合にはそれだけＡ／Ｄ変換時
間を短縮することができる。
能ディジット数が少ない場合にはそれだけＡ／Ｄ変換時
間を短縮することができる。
■ 差動増幅器への２つの入力を選択するだめのスイッ
チがあるため、正の入力電圧の場合はそのままその値を
サンプルボールドすればよく、負の入力電圧の場合は、
その値を反転したものをサンプル・ホールドすればよい
から、両極性のアナログ入力電圧を扱うことができる。
チがあるため、正の入力電圧の場合はそのままその値を
サンプルボールドすればよく、負の入力電圧の場合は、
その値を反転したものをサンプル・ホールドすればよい
から、両極性のアナログ入力電圧を扱うことができる。
■ 内部において基準常圧と差動増幅器（ゲイン可変）
を用いて校正用の基準入力を発生できるため、Ａ／Ｄ変
換器のオフセットエラーおよびゲインエラーを軽減する
ことができろ。
を用いて校正用の基準入力を発生できるため、Ａ／Ｄ変
換器のオフセットエラーおよびゲインエラーを軽減する
ことができろ。
■ 回路構成が比較的簡単でありながらも、両極性のア
ナログ人力電圧を扱うことがで久ると共に、分解能ピ１
．トを任意に設定でλ、また校正用入力も発生できる。
ナログ人力電圧を扱うことがで久ると共に、分解能ピ１
．トを任意に設定でλ、また校正用入力も発生できる。
■ アナログ入力を符号とＢＯＤコードの出力に容易に
変換できる。
変換できる。
第１図は従来の遂次比較ｍＡ／Ｄ変換方式を示す構成図
、第２図は本発明に係るＡ／Ｄ変換器の一実施例を示す
要部構成図、第３図は第２図における動作を説明するた
めのフローチャートである。 Ａ・・・差動増幅器、ＳＨｊ、 ＳＨ２・・・サンプル
ホールド回路、ＣＭＰｌ・・比較器、０ＯＮＴ・・制御
回路、ＣＤＬ・・変換ディジットレジスタ、ＣＤ・クロ
ック発生器、８１〜８１６・・スイッチ、Ｖｒｅｆ・・
・基準電子、ｎ、２Ｒ，・・・抵抗、ＦＦ・フリップ７
０ツブ、ＣＯＯ・・・カウンタ。
、第２図は本発明に係るＡ／Ｄ変換器の一実施例を示す
要部構成図、第３図は第２図における動作を説明するた
めのフローチャートである。 Ａ・・・差動増幅器、ＳＨｊ、 ＳＨ２・・・サンプル
ホールド回路、ＣＭＰｌ・・比較器、０ＯＮＴ・・制御
回路、ＣＤＬ・・変換ディジットレジスタ、ＣＤ・クロ
ック発生器、８１〜８１６・・スイッチ、Ｖｒｅｆ・・
・基準電子、ｎ、２Ｒ，・・・抵抗、ＦＦ・フリップ７
０ツブ、ＣＯＯ・・・カウンタ。
Claims (1)
- １組の差動増幅器と２組のサンプル・ホールド回路を中
心に、モネらをサイクリックに制御することにより両極
性のアナログ入力電圧を符号およヒＢＣＤコードに変換
する手段と、オフセットエラーとゲインミラーを軽減す
るための校正用入力を内部で発生する手段を具備したこ
とを特徴とするアナログ・ディジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3411983A JPS59160318A (ja) | 1983-03-02 | 1983-03-02 | アナログ・デイジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3411983A JPS59160318A (ja) | 1983-03-02 | 1983-03-02 | アナログ・デイジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59160318A true JPS59160318A (ja) | 1984-09-11 |
Family
ID=12405366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3411983A Pending JPS59160318A (ja) | 1983-03-02 | 1983-03-02 | アナログ・デイジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59160318A (ja) |
-
1983
- 1983-03-02 JP JP3411983A patent/JPS59160318A/ja active Pending
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