JPS6035829A - 自動レンジ切換ａ−ｄ変換器 - Google Patents
自動レンジ切換ａ−ｄ変換器Info
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- JPS6035829A JPS6035829A JP13377684A JP13377684A JPS6035829A JP S6035829 A JPS6035829 A JP S6035829A JP 13377684 A JP13377684 A JP 13377684A JP 13377684 A JP13377684 A JP 13377684A JP S6035829 A JPS6035829 A JP S6035829A
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- JP
- Japan
- Prior art keywords
- gain
- converter
- value
- amplifier
- converted
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- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アナログ入力の大きさに応じて自動的に適正
なレンジを選択してアナログ−デジタル（Ａ−Ｄ）変換
を行なう自動レンジ切換Ａ−Ｄ変換器に関するものであ
る。
なレンジを選択してアナログ−デジタル（Ａ−Ｄ）変換
を行なう自動レンジ切換Ａ−Ｄ変換器に関するものであ
る。
アナログ量の変化範囲が非常に広い例えばガスクロマト
グラフの出力等をコンピュータで処理する場合、固定レ
ンジのＡ−Ｄ変換器では充分な精度でデジタル化するこ
とは不可能である。またフルスケール値が種々の値をも
つ多数のアナログ信号をデジタル化するとき各信号毎の
利得を切換えなければならず厄介である。このとき入力
信号の大きさに応じてＡ−Ｄ変換器自身が最適レンジを
選択してＡ−Ｄ変換を行なうＡ−Ｄ変換器があれば極め
て有益である。このようなＡ−Ｄ変換器として本出願人
により特願昭４７−７１３８１号により既に提案が行な
われた。
グラフの出力等をコンピュータで処理する場合、固定レ
ンジのＡ−Ｄ変換器では充分な精度でデジタル化するこ
とは不可能である。またフルスケール値が種々の値をも
つ多数のアナログ信号をデジタル化するとき各信号毎の
利得を切換えなければならず厄介である。このとき入力
信号の大きさに応じてＡ−Ｄ変換器自身が最適レンジを
選択してＡ−Ｄ変換を行なうＡ−Ｄ変換器があれば極め
て有益である。このようなＡ−Ｄ変換器として本出願人
により特願昭４７−７１３８１号により既に提案が行な
われた。
第１図は前記提案の一例の構成を示すブロック（２）
図である。同図において、１は利得切換増幅器（ＧＡ）
であり、カウンタ（ＵＤＣ） ６の内容に応じ利得の切
換えが行なわれるもので、カウンタ（ＵＤＣ）６の内容
を？Ｌ（０，１，２，・・・）とすると利得は２１とな
る。アナログ人力ＩＮＡは利得切換増幅器（ＧＡ）１を
介して比較回路（（ＪＴ）２の一方の人力となり、他方
の入力はＤ−Ａ変換器（ＤＡ） ６の出力より与えられ
る。このＤ−Ａ変換器（ＤＡ）６の出力は制御回路（Ｃ
ＯＮＴ）４で制御されるレジスタ（ＲＥＧ ）５の内容
により、第２図の実線で示すように、時間によって階段
状（二変化し、比較回路（ＣＰ） ２の出力が“１”と
なるまで、すなわちアナログ入力ＩＮＡが、Ｄ−Ａ変換
器（ＤＡ）６の出力より大きくなるまで、カウンタ（Ｕ
ＤＣ）５で１ステツプ毎に１づつアップカウントする。
であり、カウンタ（ＵＤＣ） ６の内容に応じ利得の切
換えが行なわれるもので、カウンタ（ＵＤＣ）６の内容
を？Ｌ（０，１，２，・・・）とすると利得は２１とな
る。アナログ人力ＩＮＡは利得切換増幅器（ＧＡ）１を
介して比較回路（（ＪＴ）２の一方の人力となり、他方
の入力はＤ−Ａ変換器（ＤＡ） ６の出力より与えられ
る。このＤ−Ａ変換器（ＤＡ）６の出力は制御回路（Ｃ
ＯＮＴ）４で制御されるレジスタ（ＲＥＧ ）５の内容
により、第２図の実線で示すように、時間によって階段
状（二変化し、比較回路（ＣＰ） ２の出力が“１”と
なるまで、すなわちアナログ入力ＩＮＡが、Ｄ−Ａ変換
器（ＤＡ）６の出力より大きくなるまで、カウンタ（Ｕ
ＤＣ）５で１ステツプ毎に１づつアップカウントする。
これによりアナログ人力ＩＮＡが、デジタル値に変換す
るのに適したレベルまで増幅される。例えば第２図に示
すようにアナログ人力ＩＮＡが１１．８Ｖの場合、カウ
ンタ（ＵＤＣ）３の内容は１となり、利得切換増幅器（
ＧＡ月の利得は２に設定される。この利得設定ステップ
の後（６） に、Ａ−Ｄ変換ステップに入り、制御回路（ＣＯＮＴ）
４はアンド回路Ａ、ＮＤ ｉを開き、アンド回路ＡＮＤ
２を閉じる信号即ち°゛０″のイｇ号を送出し、再びＤ
−Ａｉ換器ＣＤＡ）６の出力と利得切換増幅器（ＧＡ）
１の出力とを比較回路（ＣＰ）２で比較する。
るのに適したレベルまで増幅される。例えば第２図に示
すようにアナログ人力ＩＮＡが１１．８Ｖの場合、カウ
ンタ（ＵＤＣ）３の内容は１となり、利得切換増幅器（
ＧＡ月の利得は２に設定される。この利得設定ステップ
の後（６） に、Ａ−Ｄ変換ステップに入り、制御回路（ＣＯＮＴ）
４はアンド回路Ａ、ＮＤ ｉを開き、アンド回路ＡＮＤ
２を閉じる信号即ち°゛０″のイｇ号を送出し、再びＤ
−Ａｉ換器ＣＤＡ）６の出力と利得切換増幅器（ＧＡ）
１の出力とを比較回路（ＣＰ）２で比較する。
この場合、制御回路（ＣＯＮＴ）４はレジスタ（ＲＥＧ
）５を“ｉ ｏｏｏｏ”と設定し、Ｄ−Ａ変換器（ＤＡ
） 乙の出力を１６Ｖとし利得増幅されたアナログ入力
（１１，８Ｖｘ ２ ＝ ２５．６ Ｖ ）と比較回路
（ＣＰ）２において比較する。そこで比較回路＜ｃｐ）
２の出力が“１パとなるから、制御回路（ＣＯＮＴ）４
は最上位のビットはそのままとし、２番目に上位のビラ
トラ“１”とする。即ちレジスタ（ＲＥＧ）５の内容は
“１１０００”となる。このため、Ｄ−／Ｌ変換器（Ｄ
Ａ）乙の出力が１６＋ａ＝２４ｙとなり比較回路（ｃｐ
）２の出力は°“０”′となる。これにより制御回路（
ＣＯＮＴ）４は２番目に上位のビットを“０”とし、３
番目に上位のビットな°゛１”とする。すなわちレジス
タ（ＲＥＧ）５の内容は“１０１ ＤＯ”となる。この
ようにして最下位のビットまで同様に行ないＡ−Ｄ変換
をする。
）５を“ｉ ｏｏｏｏ”と設定し、Ｄ−Ａ変換器（ＤＡ
） 乙の出力を１６Ｖとし利得増幅されたアナログ入力
（１１，８Ｖｘ ２ ＝ ２５．６ Ｖ ）と比較回路
（ＣＰ）２において比較する。そこで比較回路＜ｃｐ）
２の出力が“１パとなるから、制御回路（ＣＯＮＴ）４
は最上位のビットはそのままとし、２番目に上位のビラ
トラ“１”とする。即ちレジスタ（ＲＥＧ）５の内容は
“１１０００”となる。このため、Ｄ−／Ｌ変換器（Ｄ
Ａ）乙の出力が１６＋ａ＝２４ｙとなり比較回路（ｃｐ
）２の出力は°“０”′となる。これにより制御回路（
ＣＯＮＴ）４は２番目に上位のビットを“０”とし、３
番目に上位のビットな°゛１”とする。すなわちレジス
タ（ＲＥＧ）５の内容は“１０１ ＤＯ”となる。この
ようにして最下位のビットまで同様に行ないＡ−Ｄ変換
をする。
（４）
この結果レジスタ（ＲＥＧ）５の内容は第２図Ｃ；示す
場合、利得切換増幅器ＧＡの利得が２となっているので
１０１１・・・となる。
場合、利得切換増幅器ＧＡの利得が２となっているので
１０１１・・・となる。
比較器、Ｄ Ａ変換器等の誤差が小さい場合はこのＡ−
Ｄ変換ステップで充分であるが、前記両者の誤差が大き
い場合はスケールオーバー（即ち総てのビットが“１”
である）等が生じてしまい、この場合カウンタ（Ｕ、Ｚ
）Ｃ）５の内容を制御回路（ＣＯＮＴ）４の制御により
±１回路（７’Ｍ１ ） ７を動作させ１だけダウンカ
ウントし、また最上位ピットが“０”であると１だけア
ップカウントする。そして利得切換増幅器（ＧＡ）１の
利得をカウンタ（ＵＤＣ）６の内容に応じて設定し、再
び前述の動作を繰返え丁。
Ｄ変換ステップで充分であるが、前記両者の誤差が大き
い場合はスケールオーバー（即ち総てのビットが“１”
である）等が生じてしまい、この場合カウンタ（Ｕ、Ｚ
）Ｃ）５の内容を制御回路（ＣＯＮＴ）４の制御により
±１回路（７’Ｍ１ ） ７を動作させ１だけダウンカ
ウントし、また最上位ピットが“０”であると１だけア
ップカウントする。そして利得切換増幅器（ＧＡ）１の
利得をカウンタ（ＵＤＣ）６の内容に応じて設定し、再
び前述の動作を繰返え丁。
最終的にはカウンタ（ＵＤＣ） ３の内容が利得切換増
幅器（ＧＡ）１の利得Ｇ、レジスタ（ＲＥＧ） ５の内
容がＡＤ変換の結果のデジタル出力りとなる。
幅器（ＧＡ）１の利得Ｇ、レジスタ（ＲＥＧ） ５の内
容がＡＤ変換の結果のデジタル出力りとなる。
そして利得Ｇはアナログ入力ＩＮＡの範囲を示Ｔことに
なり、デジタル出力りとともにコンピュータに加えて処
理されることになる。このように（５） してアナログ入力の大きさに応じて自動的に適正なレン
ジを選択してＡ−Ｄ変換を行なうことが可能となる。
なり、デジタル出力りとともにコンピュータに加えて処
理されることになる。このように（５） してアナログ入力の大きさに応じて自動的に適正なレン
ジを選択してＡ−Ｄ変換を行なうことが可能となる。
前述のＡ−Ｄ変換器においては、Ｄ−Ａ変換器、レジス
タ、比較回路等を必要としたのに対し、固定入力レンジ
を有するＡ−Ｄ変換器を使用することにより回路を簡素
化しうることを見出したものである。さらに最近固定入
力レンジをもったＡ−Ｄ変換器の集積化、小形化が行な
われ、価格も低減される（二至ったのでその工業的価値
は大きい。
タ、比較回路等を必要としたのに対し、固定入力レンジ
を有するＡ−Ｄ変換器を使用することにより回路を簡素
化しうることを見出したものである。さらに最近固定入
力レンジをもったＡ−Ｄ変換器の集積化、小形化が行な
われ、価格も低減される（二至ったのでその工業的価値
は大きい。
そこで本発明の目的は、アナログ入力の大きさに応じて
自動的に且つ迅速に適正なレンジを選択でき、しかも簡
単な構成で回路を小型化し得る自動レンジ切換Ａ−Ｄ変
換器を提供するにある。
自動的に且つ迅速に適正なレンジを選択でき、しかも簡
単な構成で回路を小型化し得る自動レンジ切換Ａ−Ｄ変
換器を提供するにある。
この目的を達成するため本発明においては、まず一定の
利得（例えば利得１倍ロニでへカアｆａグデータをデジ
タル化する。このデジタルデータには、アナログデータ
の極性に対応した値を示す極性ビットと、アナログデー
タの電圧値に比例したデジタル値を示すビット列が含ま
れる。そして、このデジタルデータによって入力アナロ
グデータの電圧レベルを把握して、利得増幅器の利得を
設定するものである。本発明においては、この一定利得
で得たデジタルデータに応じて利得を決定する手法に最
大の特徴を有する。具体的には、このデジタルデータな
上位ビットから順次参照し、極性ピットの値（１か０）
に対応した値（後述する実施例では極性ビットと同じ値
）が連続して表われる個数を計数するものである。つま
りこの計数値により、人力アナログデータの電圧レベル
の大小を判別するものである。
利得（例えば利得１倍ロニでへカアｆａグデータをデジ
タル化する。このデジタルデータには、アナログデータ
の極性に対応した値を示す極性ビットと、アナログデー
タの電圧値に比例したデジタル値を示すビット列が含ま
れる。そして、このデジタルデータによって入力アナロ
グデータの電圧レベルを把握して、利得増幅器の利得を
設定するものである。本発明においては、この一定利得
で得たデジタルデータに応じて利得を決定する手法に最
大の特徴を有する。具体的には、このデジタルデータな
上位ビットから順次参照し、極性ピットの値（１か０）
に対応した値（後述する実施例では極性ビットと同じ値
）が連続して表われる個数を計数するものである。つま
りこの計数値により、人力アナログデータの電圧レベル
の大小を判別するものである。
第６図は本発明の実施例の構成を示すブロック図である
。同図において、第１図と異なる点は第１図におけるレ
ジスタ（ＲＥＧ） ５とＤ−Ａ変換器（ＤＡ）６と比較
器（ＣＰ） ２をアンド回路ＡＮＤ １、・先■Ｄ２（
インバータＩＮ′Ｖを含む）とともにＡ−Ｄ変換器（Ａ
Ｄ）１１に置き換えたものである。図では（７） Ａ−Ｄ変換器（ＡＤ）１１として並列出力形式を用いた
ため、制御回路（ＣＯＮＴ） ４との間に走査回路（Ｓ
ＣＡＮ）１２を挿入したが、Ａ−Ｄ変換器（ＡＤ）１２
が直列出力形式であればこれは不要である。また（ＣＧ
）１３はクロック発生器であり、その他第１図と同一符
号は同一部分を示すものである。
。同図において、第１図と異なる点は第１図におけるレ
ジスタ（ＲＥＧ） ５とＤ−Ａ変換器（ＤＡ）６と比較
器（ＣＰ） ２をアンド回路ＡＮＤ １、・先■Ｄ２（
インバータＩＮ′Ｖを含む）とともにＡ−Ｄ変換器（Ａ
Ｄ）１１に置き換えたものである。図では（７） Ａ−Ｄ変換器（ＡＤ）１１として並列出力形式を用いた
ため、制御回路（ＣＯＮＴ） ４との間に走査回路（Ｓ
ＣＡＮ）１２を挿入したが、Ａ−Ｄ変換器（ＡＤ）１２
が直列出力形式であればこれは不要である。また（ＣＧ
）１３はクロック発生器であり、その他第１図と同一符
号は同一部分を示すものである。
主要部の固定人力レンジをもつＡ−Ｄ変換器１１は、成
る固定のフルスケールレンジをもち、変換指令が与えら
れると一定時間後並列または直列の形でれピッ） （ｒ
Ｌ＞２ ）のデジタルデータの変換出力が得られるもの
である。本実施例のＡ−Ｄ変換器（ＡＤ）１１は例えば
５ピツト（極性ピット＋４ビツト、２の補数形式）とし
、人力フルスケールレンジは一１６Ｖ〜＋１５Ｖであり
、変換出力は並列５ビツトとして得ら扛るものとする。
る固定のフルスケールレンジをもち、変換指令が与えら
れると一定時間後並列または直列の形でれピッ） （ｒ
Ｌ＞２ ）のデジタルデータの変換出力が得られるもの
である。本実施例のＡ−Ｄ変換器（ＡＤ）１１は例えば
５ピツト（極性ピット＋４ビツト、２の補数形式）とし
、人力フルスケールレンジは一１６Ｖ〜＋１５Ｖであり
、変換出力は並列５ビツトとして得ら扛るものとする。
また利得切換増幅器（ＧＡ）１の利得は１．２．４．８
．１６倍とし、計数器の計数値、即ちカウンタ（ＵＤＣ
）５の内容に応じて利得切換増幅器の利得が切換えられ
るものとする。
．１６倍とし、計数器の計数値、即ちカウンタ（ＵＤＣ
）５の内容に応じて利得切換増幅器の利得が切換えられ
るものとする。
第１ステツプとして入力データを、所定の利得、（８）
例えば“１”としてＡＤ変換し、変換値に応じて入力レ
ンジを選択する入力レンジ選択期間があり、その後第２
ステツプとして、決定された入力レンジに応じて利得切
換増幅器（ＧＡ） １の利得を設定し、Ａ−Ｄ変換を行
なう。第３ステツプはその変換値に応じて利得切換増幅
器（ＧＡ）１の利得修正を行ない再びＡ−Ｄ変換を行な
う。この第３ステツプは複数回繰返してもよいが通常は
１回で充分である。前述の先に提案されたＡ−Ｄ変換器
と本発明の主要相違点は、自動レンジ切換形Ａ−Ｄ変換
器において、利得切換増幅器の切換回数を減らすことに
より高速化を図るものであり、特に入力レンジ数が多い
場合にその効果が顕著である。即ち第３図の実施例とし
て説明する５レンジでは、もし利得切換増幅器（ＧＡ）
’１の利得を１倍として変換し、その変換結果により利
得を２倍、４倍と順次２倍してゆく前記提案のＡ−Ｄ変
換器では５回の利得切換であるのに対し、本発明の実施
例では３回となり、それ程改善されないようにみえるが
、例えば１．２．４．８、・・・１０２４倍までのレン
ジならば前記提案のＡ−Ｄ変換器が１０回の利得切換を
行なうのに対し本発明の実施例では３回となり、約３倍
のスピードアップが図れることになる。
ンジを選択する入力レンジ選択期間があり、その後第２
ステツプとして、決定された入力レンジに応じて利得切
換増幅器（ＧＡ） １の利得を設定し、Ａ−Ｄ変換を行
なう。第３ステツプはその変換値に応じて利得切換増幅
器（ＧＡ）１の利得修正を行ない再びＡ−Ｄ変換を行な
う。この第３ステツプは複数回繰返してもよいが通常は
１回で充分である。前述の先に提案されたＡ−Ｄ変換器
と本発明の主要相違点は、自動レンジ切換形Ａ−Ｄ変換
器において、利得切換増幅器の切換回数を減らすことに
より高速化を図るものであり、特に入力レンジ数が多い
場合にその効果が顕著である。即ち第３図の実施例とし
て説明する５レンジでは、もし利得切換増幅器（ＧＡ）
’１の利得を１倍として変換し、その変換結果により利
得を２倍、４倍と順次２倍してゆく前記提案のＡ−Ｄ変
換器では５回の利得切換であるのに対し、本発明の実施
例では３回となり、それ程改善されないようにみえるが
、例えば１．２．４．８、・・・１０２４倍までのレン
ジならば前記提案のＡ−Ｄ変換器が１０回の利得切換を
行なうのに対し本発明の実施例では３回となり、約３倍
のスピードアップが図れることになる。
以下第６図について変換過程の詳細を説明する。
まず第１ステツプにおいてはカウンタ（ＵＤＣ）５のカ
ウント値′ＪｋＯとすることによって利得を１倍として
Ａ−Ｄ変換を行なう。つまり人力アナログデータの本来
の電圧レベル（極性も含む）をデジタルデータに変換す
るものである。この第１ステツプにおけるＡ−Ｄ変換結
果を第４図に示す。図中、［入力電圧範回（Ｖ）」とは
、実際に入力されるアナログ信号の′電圧レベルを示す
。また［ＭＳＢ、４、・・・、ＬＳＢ Ｊは、この人力
アナログ信号を利得１倍にてＡ−Ｄ変換した変換出方を
示す。即ち各アナログ入力電圧範囲（Ｖ）に対しＡ−Ｄ
変換された５ビツト出力はＭＳＥ、４．３．２、ＬｓＢ
テ示すしる。その結果（二」；すＭＳＢ （極性ピット
）が０のときは上位のビットから連続する“０”の数を
カウンタ（ＵＤＣ）３でアップカウントし、またＭＳＢ
が１のときは上位のビットから連続する“１”の数をア
ップ力ワントする。
ウント値′ＪｋＯとすることによって利得を１倍として
Ａ−Ｄ変換を行なう。つまり人力アナログデータの本来
の電圧レベル（極性も含む）をデジタルデータに変換す
るものである。この第１ステツプにおけるＡ−Ｄ変換結
果を第４図に示す。図中、［入力電圧範回（Ｖ）」とは
、実際に入力されるアナログ信号の′電圧レベルを示す
。また［ＭＳＢ、４、・・・、ＬＳＢ Ｊは、この人力
アナログ信号を利得１倍にてＡ−Ｄ変換した変換出方を
示す。即ち各アナログ入力電圧範囲（Ｖ）に対しＡ−Ｄ
変換された５ビツト出力はＭＳＥ、４．３．２、ＬｓＢ
テ示すしる。その結果（二」；すＭＳＢ （極性ピット
）が０のときは上位のビットから連続する“０”の数を
カウンタ（ＵＤＣ）３でアップカウントし、またＭＳＢ
が１のときは上位のビットから連続する“１”の数をア
ップ力ワントする。
第５図ｔａ’ｒはこのようなＡ−Ｄ変換された５ピツト
出力から“０”または“１”の連続ピット数をアップカ
ウントする実現回路の１例を示す。Ａ−Ｄ変換された５
ビット並列出力のうちＭＳＢ（極性ビット）ヲインパー
タを介して４分岐入力とし、それぞれ４．３．２．ＬＳ
Ｂと共に排油的ＯＲ回路２１１〜２１４ｆ二人力し、そ
れぞれの出力′ｆ：ＮＡＮＤ回路２２゜〜２２４に入力
し、曲の入力として同図（ｂ）に示すような走査ゲート
信号Ａ、 Ｅ、 Ｃ，Ｄをそれぞれ入力することにより
、直列出力に変換し、ＨＡＮＤ回路２３ｆ：経てＡＮＤ
回路２４に入力するとともに反転入力をＡＮＤ回路２５
に入力し、それぞれ曲の入力として同図（ｈｌのタイミ
ングのクロックを与える。ＡＮＤ回路２４の出力をカウ
ンタ（ＵＤＣ） ３に入力することにより“０″または
“１”が連続した場合のみ力ワンドすることができる。
出力から“０”または“１”の連続ピット数をアップカ
ウントする実現回路の１例を示す。Ａ−Ｄ変換された５
ビット並列出力のうちＭＳＢ（極性ビット）ヲインパー
タを介して４分岐入力とし、それぞれ４．３．２．ＬＳ
Ｂと共に排油的ＯＲ回路２１１〜２１４ｆ二人力し、そ
れぞれの出力′ｆ：ＮＡＮＤ回路２２゜〜２２４に入力
し、曲の入力として同図（ｂ）に示すような走査ゲート
信号Ａ、 Ｅ、 Ｃ，Ｄをそれぞれ入力することにより
、直列出力に変換し、ＨＡＮＤ回路２３ｆ：経てＡＮＤ
回路２４に入力するとともに反転入力をＡＮＤ回路２５
に入力し、それぞれ曲の入力として同図（ｈｌのタイミ
ングのクロックを与える。ＡＮＤ回路２４の出力をカウ
ンタ（ＵＤＣ） ３に入力することにより“０″または
“１”が連続した場合のみ力ワンドすることができる。
ＡＮＤ回路２５の出力−１ｚＤ形フリツプフロツプ２７
のクロック端子Ｃｔ二人力し、データ端子りに“１″ヲ
加えておき、端子Ｑの出力でカウンタ（ＵＤＣ） ！ｉ
を制御し連続“０”または“１”後の不連続に対しアッ
プカヮントヲ停止させる。
のクロック端子Ｃｔ二人力し、データ端子りに“１″ヲ
加えておき、端子Ｑの出力でカウンタ（ＵＤＣ） ！ｉ
を制御し連続“０”または“１”後の不連続に対しアッ
プカヮントヲ停止させる。
次に第３図および第４図に戻り、第２ステツプとしては
カウンタ（ＵＤＣ）３の内容のカウント数により利得切
換増幅器（ＯＡ） １の利得を切換えてＡ −Ｄ変換を
行なう。これが第４図に示される「カウント数」および
「増幅度ｌであり、この場合の「増幅後の電圧」は右端
に示される。この電圧につき入力レンジに対して半分以
下、またはスケールオーバ、または半分からフルスケー
ル値の３通りが考えられ、変換結果によりその判定を行
なう。この場合オーバスケールの検出は、ＭＳＢが“０
”のときは他のビットが全部“１”のとき、またはＭＳ
Ｂが“１１′のときは曲のビットが全部“０″のときと
下る。
カウンタ（ＵＤＣ）３の内容のカウント数により利得切
換増幅器（ＯＡ） １の利得を切換えてＡ −Ｄ変換を
行なう。これが第４図に示される「カウント数」および
「増幅度ｌであり、この場合の「増幅後の電圧」は右端
に示される。この電圧につき入力レンジに対して半分以
下、またはスケールオーバ、または半分からフルスケー
ル値の３通りが考えられ、変換結果によりその判定を行
なう。この場合オーバスケールの検出は、ＭＳＢが“０
”のときは他のビットが全部“１”のとき、またはＭＳ
Ｂが“１１′のときは曲のビットが全部“０″のときと
下る。
この回路は例えば第５図（α）のＤ形フリップフロップ
２日により実現することができる。即ちＡＮＤ回路２４
の出力を分岐しＤ形フリップフロップのクロック端子Ｃ
に入力し、データ端子りに“１”を入力しておきＱ端子
出力が走査終了後“０”であればスケールオーバとして
カウンタ（ＵＤＣ）５に一ダヮンカウントするように制
御する。
２日により実現することができる。即ちＡＮＤ回路２４
の出力を分岐しＤ形フリップフロップのクロック端子Ｃ
に入力し、データ端子りに“１”を入力しておきＱ端子
出力が走査終了後“０”であればスケールオーバとして
カウンタ（ＵＤＣ）５に一ダヮンカウントするように制
御する。
また変換出力のＭＳＢと次の上位ビット（つまり第４図
の例では第４ピツトとして示されるビット）が“００”
であればカウンタ（ＵＤＣ）５はアップ１カウント、′
０１”または“１０”であればそのまま、′１１”であ
ればアップ１カウントとする。オーツ（スケールの場合
は当然ダウン１カウントする。この理由は“００”また
は“１１”のときは変換値がフルスケールの半分以下、
′０１”または“１０”であれば手分からフルスケール
の間、ＭＰ；Ｂが０で他のビットがすべて“１′″また
はＭＳＢが“１″で他のビットがすべて“０”であれば
フルスケール以上と考えられるからである。
の例では第４ピツトとして示されるビット）が“００”
であればカウンタ（ＵＤＣ）５はアップ１カウント、′
０１”または“１０”であればそのまま、′１１”であ
ればアップ１カウントとする。オーツ（スケールの場合
は当然ダウン１カウントする。この理由は“００”また
は“１１”のときは変換値がフルスケールの半分以下、
′０１”または“１０”であれば手分からフルスケール
の間、ＭＰ；Ｂが０で他のビットがすべて“１′″また
はＭＳＢが“１″で他のビットがすべて“０”であれば
フルスケール以上と考えられるからである。
このよう孟ニして第２ステツプで判定された結果第３ス
テツプにおいては修正した利得で変換が行なわれ、その
結果適正変換値が得られる。
テツプにおいては修正した利得で変換が行なわれ、その
結果適正変換値が得られる。
アナログ回路（二もし誤差がないとすれば第３ステツプ
は理論上１回でよいが、アナログ回路に誤差があるとそ
れに応じて第６ステツプの回数を増す必要があるけれど
も許容値以内であれば１回でよい。
は理論上１回でよいが、アナログ回路に誤差があるとそ
れに応じて第６ステツプの回数を増す必要があるけれど
も許容値以内であれば１回でよい。
第３図および第５図の実施例（二おいては、Ａ −Ｄ変
換器の出力形式を並列出力として説明しであるため、第
３図の走査回路（ＳＣＡ＃）１２および第５図の対応す
るゲート２１１〜２１４，２２１〜２２４により説明し
たが、Ａ−Ｄ変換器の出力形式が直列出力であればこれ
らの回路は不要となり、回路はさらＣ；簡単になる。
換器の出力形式を並列出力として説明しであるため、第
３図の走査回路（ＳＣＡ＃）１２および第５図の対応す
るゲート２１１〜２１４，２２１〜２２４により説明し
たが、Ａ−Ｄ変換器の出力形式が直列出力であればこれ
らの回路は不要となり、回路はさらＣ；簡単になる。
以上説明したように、本発明によれば、前述のようなＡ
−Ｄ変換器を用いることにより、アナログ入力の大きさ
に応じて自動的に適正なレンジを選択してＡ−Ｄ変換を
極めて簡単化された構成で行なうことができるものとな
る。またＡ−Ｄ変換を行ないながらカウントするので全
体の変換時間が短かくて済むことになる。さらに一般（
二固定レンジをもつＡ−Ｄ変換器は並列出力と直列出力
全併用するものが多いから、回路要求により何れの形式
（二対しても本発明は適用することができるものである
。また、Ａ−Ｄ変換器で変換された所定（１４） ピット数のデジタルデータの極性ビット【二続く上位ビ
ットから極性ビットの値に対応して連続する“０”又は
“１”の数を計数器に計数させる構成としているから、
両極性のアナログ信号のＡ−Ｄ変換を行なうことができ
る利点もある。
−Ｄ変換器を用いることにより、アナログ入力の大きさ
に応じて自動的に適正なレンジを選択してＡ−Ｄ変換を
極めて簡単化された構成で行なうことができるものとな
る。またＡ−Ｄ変換を行ないながらカウントするので全
体の変換時間が短かくて済むことになる。さらに一般（
二固定レンジをもつＡ−Ｄ変換器は並列出力と直列出力
全併用するものが多いから、回路要求により何れの形式
（二対しても本発明は適用することができるものである
。また、Ａ−Ｄ変換器で変換された所定（１４） ピット数のデジタルデータの極性ビット【二続く上位ビ
ットから極性ビットの値に対応して連続する“０”又は
“１”の数を計数器に計数させる構成としているから、
両極性のアナログ信号のＡ−Ｄ変換を行なうことができ
る利点もある。
第１図は先に提案されたＡ−Ｄ変換器のブロック図、第
２図はその動作説明図、第３図は本発明の実施例のブロ
ック図、第４図は第３図の実施例の動作説明図、第５図
（αｌ 、 （Ａｌは第５図の実施例の要部詳細図及び
走査ゲート信号の説明図である。 ＩＮＡはアナログ入力、１は利得切換増幅器、５はカワ
ンタ、４は制御回路、７は±１回路、１１はＡ−Ｄ変換
器、１２は走査回路、１３はクロック発生器を示す。 特許出願人 富士通株式会社 代理人 弁理士 玉蟲久五部 （１５） 第１図 第２図
２図はその動作説明図、第３図は本発明の実施例のブロ
ック図、第４図は第３図の実施例の動作説明図、第５図
（αｌ 、 （Ａｌは第５図の実施例の要部詳細図及び
走査ゲート信号の説明図である。 ＩＮＡはアナログ入力、１は利得切換増幅器、５はカワ
ンタ、４は制御回路、７は±１回路、１１はＡ−Ｄ変換
器、１２は走査回路、１３はクロック発生器を示す。 特許出願人 富士通株式会社 代理人 弁理士 玉蟲久五部 （１５） 第１図 第２図
Claims (1)
- 【特許請求の範囲】 入力アナログデータを増幅Ｔる利得切換増幅器と、この
利得増幅器の出力信号の示す極性に応じた極性ビット及
びこの出方信号の電圧値に応じたデジタル値を示すピッ
ト列を含むデジタルデータを出力するＡ−Ｄ変換部と、
Ａ−Ｄ変換部の出方するデジタルデータを上位ビットよ
り順次参照し、前記極性ピットの示す値Ｃ二対応した値
を示Ｔビットの個数を計数する計数部と、前記入力アナ
ログデータを予め定めた一定の利得のもとにＡ−Ｄ変換
せしめ、変換したデジタルデータにおける上記極性ピッ
トの値に対応したビット数を前記計数部（二で計数せし
め、この計数部の計数結果に応じて前記利得切換増幅器
の利得を切換える制御手段とを備えることを特徴とする
自動レンジ切換Ａ−Ｄ変換器。 （１）
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13377684A JPS6035829A (ja) | 1984-06-28 | 1984-06-28 | 自動レンジ切換ａ−ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13377684A JPS6035829A (ja) | 1984-06-28 | 1984-06-28 | 自動レンジ切換ａ−ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6035829A true JPS6035829A (ja) | 1985-02-23 |
Family
ID=15112707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13377684A Pending JPS6035829A (ja) | 1984-06-28 | 1984-06-28 | 自動レンジ切換ａ−ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035829A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63500979A (ja) * | 1985-09-16 | 1988-04-07 | レニシヨウ パブリツク リミテツド カンパニ− | アナログ−ディジタル変換装置 |
| JPH04128409U (ja) * | 1991-05-08 | 1992-11-24 | 三洋電機株式会社 | 録音レベル制御装置 |
-
1984
- 1984-06-28 JP JP13377684A patent/JPS6035829A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63500979A (ja) * | 1985-09-16 | 1988-04-07 | レニシヨウ パブリツク リミテツド カンパニ− | アナログ−ディジタル変換装置 |
| JPH04128409U (ja) * | 1991-05-08 | 1992-11-24 | 三洋電機株式会社 | 録音レベル制御装置 |
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