JPS59160896A - メモリエラ−検出・訂正方式 - Google Patents
メモリエラ−検出・訂正方式Info
- Publication number
- JPS59160896A JPS59160896A JP58034517A JP3451783A JPS59160896A JP S59160896 A JPS59160896 A JP S59160896A JP 58034517 A JP58034517 A JP 58034517A JP 3451783 A JP3451783 A JP 3451783A JP S59160896 A JPS59160896 A JP S59160896A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- microprocessor
- error
- error detection
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はメモリエラー検出・訂正方式に関し、特にマイ
クロプロセッサとマイクロプログラムを格納するメモリ
とを含むマイクロプロセッサ・システムにおいて、サイ
クルタイムを延長することなしにメモリエラーの検出・
訂正を可能とするメモリエラー検出・訂正方式に関する
。
クロプロセッサとマイクロプログラムを格納するメモリ
とを含むマイクロプロセッサ・システムにおいて、サイ
クルタイムを延長することなしにメモリエラーの検出・
訂正を可能とするメモリエラー検出・訂正方式に関する
。
マイクロプロセッサとマイクロプログラムを格納するメ
モリとを含むマイクロプロセッサ・システムにおいては
、従来は、メモリからの読出しデータをエラーの検出・
訂正に費やされる時間だけ待ってから使用するという方
式が採られていたが、この方式では、エラーが存在しな
い場合にも無駄な時間を必要とするため、サイクルタイ
ムを早くできないという問題があった。
モリとを含むマイクロプロセッサ・システムにおいては
、従来は、メモリからの読出しデータをエラーの検出・
訂正に費やされる時間だけ待ってから使用するという方
式が採られていたが、この方式では、エラーが存在しな
い場合にも無駄な時間を必要とするため、サイクルタイ
ムを早くできないという問題があった。
上記問題を解消するために、メモリからの読出しデータ
をエラー検出・訂正を行うことなしにマイクロプロセッ
サに入力すると同時にエラー検出訂正回路にも入力して
、エラーが訂正可能な場合にのみ上記マイクロプロセッ
サの動作を一旦停止させ、引続くサイクルで訂正された
データに、より動作させる方式、あるいは、マイクロプ
ログラムをＩＪ ）ライルーチンに分岐させる方式等が
提案されている。
をエラー検出・訂正を行うことなしにマイクロプロセッ
サに入力すると同時にエラー検出訂正回路にも入力して
、エラーが訂正可能な場合にのみ上記マイクロプロセッ
サの動作を一旦停止させ、引続くサイクルで訂正された
データに、より動作させる方式、あるいは、マイクロプ
ログラムをＩＪ ）ライルーチンに分岐させる方式等が
提案されている。
しかしながら、上述の方式も、エラーが存在しない場合
にはサイクルタイムが短縮できるが、エラーが存在する
場合には余分なサイクルタイムが必要になるため、マイ
クロプログラム制御の装置ではループ等により誤動作を
沼くという別の問題を生ずる恐れがあった。
にはサイクルタイムが短縮できるが、エラーが存在する
場合には余分なサイクルタイムが必要になるため、マイ
クロプログラム制御の装置ではループ等により誤動作を
沼くという別の問題を生ずる恐れがあった。
本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来のメモリエラー検出・訂正方式にお
ける上述の如き問題を解消し、サイクルタイムを延長す
ることなしにメモリエラーの検出・訂正を可能とし、高
速で高信頼度のマイクロプロセッサ・システムを実現可
能とするメモリエラー検出・訂正方式を提供することに
ある。
するところは、従来のメモリエラー検出・訂正方式にお
ける上述の如き問題を解消し、サイクルタイムを延長す
ることなしにメモリエラーの検出・訂正を可能とし、高
速で高信頼度のマイクロプロセッサ・システムを実現可
能とするメモリエラー検出・訂正方式を提供することに
ある。
〔発明の概要〕
本発明の要点は、マイクロプロセッサ・システムにおけ
るマイクロプロセッサによるメモリからの命令またはデ
ータの読出しが、一般には、そのサイクルタイム中の最
初の一程度の期間に過ぎない点に着目して、上記サイク
ルタイムの後手の駅き時間を利用してメモリエラーの検
出訂正を行うようにした点にある。
るマイクロプロセッサによるメモリからの命令またはデ
ータの読出しが、一般には、そのサイクルタイム中の最
初の一程度の期間に過ぎない点に着目して、上記サイク
ルタイムの後手の駅き時間を利用してメモリエラーの検
出訂正を行うようにした点にある。
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第１図は本発明の一実施例を示すマイクロプロセッサ・
システムのブロック図である。図において、１はマイク
ロプロセッサ、２２は命令またはデータを格納している
メモリ、８はエラー検出回路、１２はエラー訂正回路、
６はメモリアドレス発生回路、１３はエラーアドレスレ
ジスタ回路、１４は修正データレジスタ回路、１５はア
ドレス比較回路であり、また２、４，７，１０，１１゜
１７はアントゲ−）、３．５はオアゲートである。
システムのブロック図である。図において、１はマイク
ロプロセッサ、２２は命令またはデータを格納している
メモリ、８はエラー検出回路、１２はエラー訂正回路、
６はメモリアドレス発生回路、１３はエラーアドレスレ
ジスタ回路、１４は修正データレジスタ回路、１５はア
ドレス比較回路であり、また２、４，７，１０，１１゜
１７はアントゲ−）、３．５はオアゲートである。
マイクルプロセッサーがメモリ２２がら命令またはデー
タを読出すときのメモリアドレス信号１９は、メモリア
クセス信号２０の制御により、アンドゲート２．オアゲ
ート３を介してメモリ２２に与えられる。該メモリ２２
から読出されたデータはアンドゲート４．オアゲート６
を介してマイクロプロセッサ１に入力される。前述のｒ
ｔａ ＜ 、以上の動作はマイクロプロセッサのサイク
ルタイムの遅くとも前半で終了するため、この期間を利
用して次の動作を実行させる。
タを読出すときのメモリアドレス信号１９は、メモリア
クセス信号２０の制御により、アンドゲート２．オアゲ
ート３を介してメモリ２２に与えられる。該メモリ２２
から読出されたデータはアンドゲート４．オアゲート６
を介してマイクロプロセッサ１に入力される。前述のｒ
ｔａ ＜ 、以上の動作はマイクロプロセッサのサイク
ルタイムの遅くとも前半で終了するため、この期間を利
用して次の動作を実行させる。
メモリアドレス発生回路６は自動的に＋１するカウンタ
回路を有し、その出力信号は前記メモリアクセス信号２
０とノットゲート２１の制御によりアンドゲート７．オ
アゲート８を介してメモリ２２に与えられる。これによ
るメモリ２２からの読出しデータはエラー検出回路８に
、よりハミングコードがチェックされ、ｊＪ正可能エラ
ーがある場合には訂正可能エラー借上９が出力される。
回路を有し、その出力信号は前記メモリアクセス信号２
０とノットゲート２１の制御によりアンドゲート７．オ
アゲート８を介してメモリ２２に与えられる。これによ
るメモリ２２からの読出しデータはエラー検出回路８に
、よりハミングコードがチェックされ、ｊＪ正可能エラ
ーがある場合には訂正可能エラー借上９が出力される。
上記エラーデータは引続きエラー訂正回路１２に入力さ
れここで１ビツトの誤りが訂正される。そして、エラー
の発生したメモリアドレスはアンドゲート１０を介して
エラーアドレスレジスタ回路１３に、また、上述の訂正
されたデータがアンドゲート１１を介して修正データレ
ジスタ回路１４に、それぞれ入力され記憶される。
れここで１ビツトの誤りが訂正される。そして、エラー
の発生したメモリアドレスはアンドゲート１０を介して
エラーアドレスレジスタ回路１３に、また、上述の訂正
されたデータがアンドゲート１１を介して修正データレ
ジスタ回路１４に、それぞれ入力され記憶される。
引！＜マイクｏ７０セッサのサイクルタイムノｉｆｆ牛
で、メモリ２２がアクセスされると、アドレス比較回路
１５により、エラーアドレスレジスタ回路１３の内容と
メモリアドレス信号１９とが比較される。これらが一致
した場合には、ノットゲート１６によりアンドゲート牛
を閉じることにより、メモリ２２から読出されたデータ
の代りに、修正データレジスタ回！！１４の内容がアン
ドゲート１７．オアゲート５を介してマイクロプロセッ
サｌに入力される。すなわち、サイクルタイムを延長す
ることなしに、誤ったデータに代って正しいデータがマ
イクロプロセッサ１に転送されたことに２よる。
で、メモリ２２がアクセスされると、アドレス比較回路
１５により、エラーアドレスレジスタ回路１３の内容と
メモリアドレス信号１９とが比較される。これらが一致
した場合には、ノットゲート１６によりアンドゲート牛
を閉じることにより、メモリ２２から読出されたデータ
の代りに、修正データレジスタ回！！１４の内容がアン
ドゲート１７．オアゲート５を介してマイクロプロセッ
サｌに入力される。すなわち、サイクルタイムを延長す
ることなしに、誤ったデータに代って正しいデータがマ
イクロプロセッサ１に転送されたことに２よる。
なお、メモリ２２内のデータはマイクツプログラムによ
って随時書替えられることがあるため、メモリアドレス
発生回路６はマイクロプロセッサｌがら出力されるメモ
リ書込み信号１８を常にモニタしており、該メモリ書込
み信号１８が与えられたときは前記カウンタ回路の動作
を停止し、メモリアドレス信号１９を出力することによ
って１メモリの西込み動作のサイクルでは直前に侶込ま
７′Ｌ″ｒ：、メモリアドレスの内容を読出す。これに
より、常に遣祈のメモリエータをチェックすることが可
１走である。３）込み・リイクル終了後は再び前記カラ
ン々回りを動作さｉｔ前述のエラー検出°訂正動作？続
行する。
って随時書替えられることがあるため、メモリアドレス
発生回路６はマイクロプロセッサｌがら出力されるメモ
リ書込み信号１８を常にモニタしており、該メモリ書込
み信号１８が与えられたときは前記カウンタ回路の動作
を停止し、メモリアドレス信号１９を出力することによ
って１メモリの西込み動作のサイクルでは直前に侶込ま
７′Ｌ″ｒ：、メモリアドレスの内容を読出す。これに
より、常に遣祈のメモリエータをチェックすることが可
１走である。３）込み・リイクル終了後は再び前記カラ
ン々回りを動作さｉｔ前述のエラー検出°訂正動作？続
行する。
エラーアドレスレジスタ回路１３および昔正データレジ
スタ回路１４の段数は、メモリエラーの発生はきノ〕の
て（Ｉｆｆであ、ｂこと、および：ｉ正データがマイク
ロプログラム１に伝法ぎれた後は修正データレジスタ回
路ｌ＋２クリアする如く樽成下れば、メモリ２２のＨｇ
准に比改して無視できる程度で良い。もし、エラーアド
レスレジスタ回路１３が溢れる４Ｍ度にメモリエラーが
頻発する場合には、訂正不能とし゛〔マシンエフ−を表
示するよ）にすることも可能である。また、特定メモリ
アドレスの特定ピットにメモリエラーが頻発する場合に
は、１％正データレジスタ回路１４の内容を上記メモリ
ある。なお、この場合には、メモリの使用期間外に動作
させるようにすることは言うまでもないことである。
スタ回路１４の段数は、メモリエラーの発生はきノ〕の
て（Ｉｆｆであ、ｂこと、および：ｉ正データがマイク
ロプログラム１に伝法ぎれた後は修正データレジスタ回
路ｌ＋２クリアする如く樽成下れば、メモリ２２のＨｇ
准に比改して無視できる程度で良い。もし、エラーアド
レスレジスタ回路１３が溢れる４Ｍ度にメモリエラーが
頻発する場合には、訂正不能とし゛〔マシンエフ−を表
示するよ）にすることも可能である。また、特定メモリ
アドレスの特定ピットにメモリエラーが頻発する場合に
は、１％正データレジスタ回路１４の内容を上記メモリ
ある。なお、この場合には、メモリの使用期間外に動作
させるようにすることは言うまでもないことである。
上記実施例方式においては、マイクロプログラムが動作
を開始する前にメモリの全アドレスのデータをチェック
し、修正されたデータを用意しておく必要があるが、こ
れは例えば装置の電源段ヌ時に実行されるメモリへのデ
ータ惨込み動作終了を待って行うようにすれば良い。
を開始する前にメモリの全アドレスのデータをチェック
し、修正されたデータを用意しておく必要があるが、こ
れは例えば装置の電源段ヌ時に実行されるメモリへのデ
ータ惨込み動作終了を待って行うようにすれば良い。
以上述べた如く、不発明によれば、マイクロプロセッサ
・システムにおけるマイク田プロセッサによるメモリか
らの命令またはデータの読出し終了後の空き時間を利用
して、この期間で引続くサイクルタイムにおり）て続出
される命令またはデータのエラー検出・訂正を行うよう
にしたので、サイクルタイムを延長することなしに、メ
モリエラーの検出・訂正を可能とし、高速で高信頼度の
マイクロプロセッサ・システムを実現できるという顕著
な効果を奏するものである。また、上記空き時間を利用
してメモリへの再書込みをも実行させる等応用範囲も広
い。
・システムにおけるマイク田プロセッサによるメモリか
らの命令またはデータの読出し終了後の空き時間を利用
して、この期間で引続くサイクルタイムにおり）て続出
される命令またはデータのエラー検出・訂正を行うよう
にしたので、サイクルタイムを延長することなしに、メ
モリエラーの検出・訂正を可能とし、高速で高信頼度の
マイクロプロセッサ・システムを実現できるという顕著
な効果を奏するものである。また、上記空き時間を利用
してメモリへの再書込みをも実行させる等応用範囲も広
い。
第１図は本発明の一実施例であるマイクロプロセッサ・
システムのブロック図である。 ｌ ： Ｙイクｏブｏ七７＋、２．４．７．１０．１１
゜１７：アンドゲート、３，５＝オアゲート、６：７モ
リアドレス発生回路、８：エラー検出回路、９：訂正可
能エラー信号、１２：’エラー訂正回路、１３：エラー
アドレスレジスタ回路、１４：（Ｉ正データレジスタ回
路、１５ニアドレス比較回路、１６、２１ ：ノットゲ
ート、１８：メモリ書込み信号、１９：メモリアドレス
信号、２Ｑ：メモリアクセス＠号、２２：メモリ。 第 １ 図 ９
システムのブロック図である。 ｌ ： Ｙイクｏブｏ七７＋、２．４．７．１０．１１
゜１７：アンドゲート、３，５＝オアゲート、６：７モ
リアドレス発生回路、８：エラー検出回路、９：訂正可
能エラー信号、１２：’エラー訂正回路、１３：エラー
アドレスレジスタ回路、１４：（Ｉ正データレジスタ回
路、１５ニアドレス比較回路、１６、２１ ：ノットゲ
ート、１８：メモリ書込み信号、１９：メモリアドレス
信号、２Ｑ：メモリアクセス＠号、２２：メモリ。 第 １ 図 ９
Claims (1)
- マイクロプロセッサと、マイクロプログラムを格納する
メモリとを含むマイクロプロセッサ・システムにおける
メモリエラー検出・訂正方式において、マイクロプロセ
ッサがメモリをアクセスしていない期間中に前記メモリ
の内容を読出し、そのエラー検出・訂正を行う手段およ
びエラーが発生したメモリアドレスと訂正したデータの
格納手段を有し、マイクロプロセッサがメモリの読出し
を実行するごとに上記アドレスとの比較を行い、両者が
一致した場合にはメモリから読出したデータの代りに上
記訂正データをマイクロプロセッサに入力することを特
徴とするメモリエラー検出・訂正方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58034517A JPS59160896A (ja) | 1983-03-04 | 1983-03-04 | メモリエラ−検出・訂正方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58034517A JPS59160896A (ja) | 1983-03-04 | 1983-03-04 | メモリエラ−検出・訂正方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59160896A true JPS59160896A (ja) | 1984-09-11 |
Family
ID=12416456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58034517A Pending JPS59160896A (ja) | 1983-03-04 | 1983-03-04 | メモリエラ−検出・訂正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59160896A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02202655A (ja) * | 1989-01-31 | 1990-08-10 | Nec Corp | 記憶装置 |
-
1983
- 1983-03-04 JP JP58034517A patent/JPS59160896A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02202655A (ja) * | 1989-01-31 | 1990-08-10 | Nec Corp | 記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0253809B2 (ja) | ||
| US4231089A (en) | Data processing system with apparatus for correcting microinstruction errors | |
| US5261084A (en) | Error judgment method | |
| JPS59148954A (ja) | 制御記憶パトロ−ル方式 | |
| JPS6129024B2 (ja) | ||
| JPS6012656B2 (ja) | リトライ制御方式 | |
| JPS60214043A (ja) | パイプライン制御回路 | |
| JPS63278162A (ja) | 情報処理装置におけるエラ−訂正装置 | |
| JPS60238933A (ja) | 制御記憶装置のエラ−処理方式 | |
| JPS6131496B2 (ja) | ||
| JPS63142449A (ja) | 制御メモリに対するパトロ−ルチエツク方式 | |
| JPS59218555A (ja) | マイクロプログラム制御装置 | |
| JPH03168839A (ja) | 制御メモリ１ビットエラー修正方式 | |
| JPH01166144A (ja) | ファームウェア・プログラムのデバッグ方式 | |
| JPS6227424B2 (ja) | ||
| JPS6125259A (ja) | 記憶装置の再書込制御方式 | |
| JPS58171792A (ja) | 制御記憶装置のエラ−訂正方式 | |
| JPS59162697A (ja) | 制御記憶のエラ−修正方式 | |
| JPS61131048A (ja) | メモリアクセス制御方式 | |
| JPS6029843A (ja) | マイクロプログラム制御装置 | |
| JPH064412A (ja) | ローカルメモリ検査訂正回路 | |
| JPH04218849A (ja) | 記憶装置 | |
| JPH0423056A (ja) | Ｒａｍ回路 | |
| JPS62134738A (ja) | 記憶制御方式 | |
| JPS6339061A (ja) | メモリエラ−に対する処理方式 |