JPS60238933A - 制御記憶装置のエラ−処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、電子計算機の制御記憶装置のエラー処理方式
に関する。

従来技術と問題点 マイクロプログラム制御の計算機は制御記憶装置（コン
トロール　ストーレッジ、略してＣ３）を備え、該Ｃ８
にはマイクロ命令（データ）の他に該データのエラーチ
ェック及び修正のためのＥＣＣコードを格納する。エラ
ーチェックに広く用いられるのはパリティビットである
が、ＥＣＣコードを付加するならパリティビットは設け
ないのが普通である。しかしＥＣＣチェック（ＥＣＣコ
ードによるエラーチェック及び訂正）はパリティチェッ
クに比べて時間がか＼す、高速にするとＥＣＣチェック
が間に合わず、エラーデータが実行されてしまう（後述
のようにＣ８からＣ８Ｅへデータが移されると該データ
は実行されるが、このＣ８Ｅへのデータ取込みを制御す
るクロックを停止させるのが間に合わない）恐れがあり
、これを避けるにはサイクルタイムを長くする必要があ
って動作が遅くなる。

制御記憶装置Ｃ８の読出しサイクルでデータをチェック
、コレクトするＥＣＣ回路の動作が時間的に間に合わな
い場合、エラーが検出されたら直ちにエラー訂正サイク
ルに切換え、エラー訂正後そのマイクロ命令を実行する
ようにする方式があり、このエラー訂正サイクルでＯ８
の再書込みを行なうものと、マシン命令の実行終了時に
エラー報告をしＣ８の再書込みを行なうものとがある。

しかじか＼る方式では、マイクロ命令の実行には直接関
係のないＥＣＣコードのエラーの場合にもエラー訂正サ
イクルに入るため、マイクロ命令の実行が１＋イクル遅
くなる。

発明の目的 本発明はか−る点を改善し、マイクロ命令それ自体には
エラーがない場合は該マイクロ命令を実行させ、マシン
命令実行終了後にＣ８の再書込み（ＥＣＣ：コード等の
エラー修正）を行なうようにしてマイクロプログラムの
実行を可及的に高速化しようとするものである。

発明の構成 本発明は、マイクロ命令を格納する制御記憶装置のエラ
ー処理方式において、該制御記憶装置にマイクロ命令と
そのＥＣＣコードと共にパリティビットを格納しておき
、またＥＣＣチェック回路と共にパリティチェック回路
を設けておき、該制御記憶装置のマイクロ命令を読出し
たとき、パリティチェック回路がエラーを検出しなけれ
ば読出した該マイクロ命令を実行し、このときＥＣＣチ
ェック回路がエラーを検出していればそのエラー処理を
し、また該制御記憶装置のマイクロ命令を読出したとき
パリティチェック回路がエラーを検出すれば、該マイク
ロ命令の実行を中止してエラー処理に入ることを特徴と
するが、次に実施例を参照しながらこれを説明する。

発明の実施例 図面は本発明の実施例を示す。図示するように本発明で
は制御記憶装置ＣＳには、データつまりマイクロ命令と
そのＥＣＣコードに加えてパリティビットＰを格納する
ようにし、そのパリティビット発生回路ＰＧ及びパリテ
ィチェック回路ｐｃを設ける。Ｃ８Ｗは制御記憶装置へ
の書込みデータのレジスタ、ＥＣＣ−ＧはＥＣＣコード
発生回路、ＥＣＣ−ＣはＥＣＣチェック回路である。ま
たＣ３Ａは制御記憶装置Ｃ８をアクセスするアドレスの
レジスタ、ＡＤＣは該アドレスのカウンタ、Ｃ３ＣはＣ
５の制御回路である。またＣ’ＳＤは制御記憶装置Ｃ８
の読出しデータのレジスタ、ＳＹＤはエラー位置を示す
シンドロームビットのレジスタ、５ＥＲＣは１ビツトエ
ラー訂正回路、Ｃ３ＥはＣ５実行レジスタである。

制御記憶装置Ｃ８への書込みデータはレジスタＣ８Ｗに
ランチされ、次いでＣ３へ書込まれるが、このとき発生
回路ＰＧ及びＥＣＣ−Ｇはパリティビット及びＥＣＣコ
ードを発生し、これらが該データと共にＣ８に書込まれ
る。パリティビットはバイト単位で付加し、本例ではＣ
８のデータは４バイトなのでパリティは４ビツトである
。ＥＣＣコードは１ビツトエラーを訂正でき、かつ、２
ビツトエラーを検出できるコードとする。読出しに際し
てはアドレスがレジスタＣ３Ａにラッチされ、このラッ
チされたアドレスがＣ８をアクセスしてデータ、そのパ
リティビット及びＥＣＣコードを読み出す。これらはパ
リティチェック回路ＰＣ２ＦＣＣチェック回路ＥＣＣ−
Ｃ１読出しデータレジスタＣ８Ｄへ送られ、ｐｃ及びＥ
ＣＣ−Ｃでパリティチェック及びＥＣＣチェックが行な
われてその結果が正常ならＣＳデータはゲートＧ３を通
して実行レジスタＣ３Ｅへ送られ、該データ即ちマイク
ロ命令が実行される。ゲートＧ３を入力ａ側に切換える
のは制御回路Ｃ８Ｃであり、ＣＳ読み出しサイクルの時
１１Ｑｔを出力し、該ゲートＧ３を上記のようにする。

またＰＣのエラー出力（この場合°０１）は、インバー
タＧ４及びオアゲートＧ１を通してアンドゲートＧ２を
開き、クロックＣＬＫを実行レジスタＣ３Ｅへ入力させ
る。

このクロックでＣ３ＥはＣＳデータを取込む。以上は正
常な場合であるが、データ、パリティビット、ＥＣＣコ
ードにエラーがあると次の動作が行なわれる。

パリティチェック回路ＰＣでエラーが検出されると、Ｐ
Ｃのエラー出力は、ゲートＧ４、ゲートＧ１を通してゲ
ートＧ２を閉じてクロックＣＬＫが実行レジスタＣ３Ｅ
へ入力するのを禁止する。

このとき、ＡＤＣは、ＰＣのエラー出力により、Ｃ３Ａ
のカウントアツプを中止する。この結果ＣＳデータが該
実行レジスタＣ３Ｅヘラソチされ該データ即ちマイクロ
命令が実行されることはない。

このときＥＣＣチェック回路でも１ビツトエラーが検出
されれば、これはＣＳデータの１ビツトエラーであり、
次の訂正サイクルでＣＳデータの修正を行なう。これは
レジスタＣ３Ｄ内のＣＳデータとレジスタＣ３Ｄ内のシ
ンドロームビットを用いて１ビツトエラー訂正回路５Ｅ
ＲＣで行なわれ、エラー訂正されたＣＳデータはゲート
Ｇ３を通って実行レジスタＣ３Ｅに取り込まれ、実行さ
れる。

このときＣ８Ｃは、Ｇ３を入力す側に切換えるとともに
ゲートＧ１を通しゲートＧ２を開く。これに反してＥＣ
Ｃ回路ではエラーが検出されれなかったら、これはパリ
ティビットのエラーであり、次の訂正サイクルでデータ
からパリティビットを作り出して該パリティビットを訂
正する。この訂正は、実行サイクルでパリティチェック
を行なわないなら、する必要はないが、マイクロ命令の
実行を止めているので訂正サイクルは存在する。いずれ
の場合も、Ｃ８の再書込みは行なっていないのでマシン
命令の実行終了時にエラー報告し、Ｃ８の再書込みを行
なう。また若しパリティチェック回路でエラーを検出し
、ＥＣＣチェック回路で２ビツトエラーを検出したなら
ばエラー訂正は不可能であり、この場合は、パリティチ
ェック回路でエラーを検出せず、ＥＣＣチェック回路で
２ビツトエラーを検出した場合と同様の処理をする。

パリティチェック回路ではエラーを検出せず、ＥＣＣチ
ェック回路で１ビツトエラーを検出した場合は、これは
ＥＣＣコードの１ビツトエラーであり、データ及びパリ
ティビットにエラーはない。

従って該データ（マイクロ命令）を実行しても悪影響は
ないのでクロックを止めず、ＣＳデータを実行レジスタ
Ｃ３Ｅヘラツチさせて該データを実行させる。但し、マ
シン命令実行終了時にエラー報告をし、ＣＳの再書込み
（ＥＣＣコードの修正）を行なう。ＥＣＣチェック回路
で２ビツトエラーを検出した場合はデータの訂正は不可
能であるから、Ｃ８の再書込み後にマイクロ命令のりト
ライ又はマシン命令のす゛トライをする。

発明の詳細 な説明したように本発明では制御記憶装置にデータ即ち
マイクロ命令とＥＣＣコードに加えてパリティビットも
付加しておき、パリティエラーなら訂正サイクルに入る
が、パリティエラーでなければ該データを実行するよう
にしたので、命令実行を可及的に速めることができ高速
データ処理を可能にすることができる。

【図面の簡単な説明】

図面は本発明の実施例を示すブロック図である。 図でＣ８は制御記憶装置、Ｐはパリティビット、ＰＣは
パリティチェック回路、ＦＣＣ−ＣはＥＣＣチェック回
路である。

Claims (1)

1. 【特許請求の範囲】 マイクロ命令を格納する制御記憶装置のエラー処理方式
   において、 該制御記憶装置にマイクロ命令とそのＥＣＣコードと共
   にパリティビットを格納しておき、またＥＣＣチェック
   回路と共にパリティチェック回路を設けておき、 該制御記憶装置のマイクロ命令を読出したとき、パリテ
   ィチェック回路がエラーを検出しなければ読出した該マ
   イクロ命令を実行し、このときＥＣＣチェック回路がエ
   ラーを検出していればそのエラー処理をし、 また該制御記憶装置のマイクロ命令を読出したときパリ
   ティチェック回路がエラーを検出すれば、該マイクロ命
   令の実行を中止してエラー処理に入ることを特徴とする
   制御記憶装置のエラー処理方式。