JPS5916303B2 - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS5916303B2 JPS5916303B2 JP53001768A JP176878A JPS5916303B2 JP S5916303 B2 JPS5916303 B2 JP S5916303B2 JP 53001768 A JP53001768 A JP 53001768A JP 176878 A JP176878 A JP 176878A JP S5916303 B2 JPS5916303 B2 JP S5916303B2
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- JP
- Japan
- Prior art keywords
- data
- register
- parity
- circuit
- parity bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 description 13
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000002542 deteriorative effect Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】
本発明は電子計算機等に使用されるデータ処理装置に関
し、特にパリテイビットを用いて障害検出を行なうデー
タ処理装置に関する。
し、特にパリテイビットを用いて障害検出を行なうデー
タ処理装置に関する。
従来、電子計算機等の論理回路の障害検出には、広く知
られているパリテイ予知によるパリテイチェック方式や
パリテイビットを付加せずに装置を二重化して障害を検
出する方式が採用されている。
られているパリテイ予知によるパリテイチェック方式や
パリテイビットを付加せずに装置を二重化して障害を検
出する方式が採用されている。
しかし、前者では論理回路のＬＳＩ化が進んできている
現在、障害検出対象金物に比べてパリテイ予知のための
金物の占める実装スペースが膨大なものとなり、また、
後者には障害検出用金物と対象金物が同等に必要となる
欠点がある。第１図に後者の二重化方式を採用した装置
の構成を示す。
現在、障害検出対象金物に比べてパリテイ予知のための
金物の占める実装スペースが膨大なものとなり、また、
後者には障害検出用金物と対象金物が同等に必要となる
欠点がある。第１図に後者の二重化方式を採用した装置
の構成を示す。
Ａレジスタ１、Ｂレジスタ２およびＣレジスタ３に保持
された被演算データのうち加算すべき２つのデータがレ
ジスタ選択回路４で選択され２進加算器５に入力される
。
された被演算データのうち加算すべき２つのデータがレ
ジスタ選択回路４で選択され２進加算器５に入力される
。
加算された結果はＤレジスタ６に与えられ出力データは
一致検出回路Ｔへ送られる。上記一連の動作と同様に二
重化された他方のＥレジスタ８、Ｆレジスタ９、Ｇレジ
スタ１０、レジスタ選択回路１１および２進加算器１２
が動作し、加算結果がＨレジスタ１３に与えられ、出力
データが一致検出回路Ｔに送られ前記Ｄレジスタ６から
の出力と前記Ｈレジスタ１３からの出力との比較を行な
うことにより障害発生の有無を検出している、本発明の
目的は必要最小限の論理回路のみを二重化して一方の論
理回路から結果のデータビットと他方の論理回路から結
果のパリテイビットとを併合してパリテイチェックを行
なうことにより上記従来装置と同等の障害検出率を維持
し障害検出金物量を削減して従来装置の欠点を解消した
データ処理装置を提供することにある。
一致検出回路Ｔへ送られる。上記一連の動作と同様に二
重化された他方のＥレジスタ８、Ｆレジスタ９、Ｇレジ
スタ１０、レジスタ選択回路１１および２進加算器１２
が動作し、加算結果がＨレジスタ１３に与えられ、出力
データが一致検出回路Ｔに送られ前記Ｄレジスタ６から
の出力と前記Ｈレジスタ１３からの出力との比較を行な
うことにより障害発生の有無を検出している、本発明の
目的は必要最小限の論理回路のみを二重化して一方の論
理回路から結果のデータビットと他方の論理回路から結
果のパリテイビットとを併合してパリテイチェックを行
なうことにより上記従来装置と同等の障害検出率を維持
し障害検出金物量を削減して従来装置の欠点を解消した
データ処理装置を提供することにある。
この発明の装置は、第１のデータとそのパリテイビット
とを保持する第１のデータ保持回路と、前記第１のデー
タと同一内容の第２のデータとそのパリテイビットとを
保持する第２のデータ保持回路と、前記第１および第２
のデータ保持回路からそれぞれ第１のデータおよび第２
のデータを供給されそれぞれのデータに同一の演算処理
するよう二つの処理手段を有する二重化演算処理手段と
、この二重化演算処理手段の一方の処理手段からの演算
結果にもとづいてパリテイビツトを発生させるバリテイ
ビツト発生手段とを含み、前記二重化演算処理手段の他
方の処理手段の演算結果をデータとしかつこのデータに
前記パリテイビツト発生手段から発生されたパリテイビ
ツトを付加して送出するようにしたことを特徴とする。
とを保持する第１のデータ保持回路と、前記第１のデー
タと同一内容の第２のデータとそのパリテイビットとを
保持する第２のデータ保持回路と、前記第１および第２
のデータ保持回路からそれぞれ第１のデータおよび第２
のデータを供給されそれぞれのデータに同一の演算処理
するよう二つの処理手段を有する二重化演算処理手段と
、この二重化演算処理手段の一方の処理手段からの演算
結果にもとづいてパリテイビツトを発生させるバリテイ
ビツト発生手段とを含み、前記二重化演算処理手段の他
方の処理手段の演算結果をデータとしかつこのデータに
前記パリテイビツト発生手段から発生されたパリテイビ
ツトを付加して送出するようにしたことを特徴とする。
次に本発明について図面を参照して詳細に説明する。第
２図に示した本発明の第１の実施例は２進加減算を遂行
する装置を示し、この装置ではパリテイビツトＰを付加
した被演算データを保持するＡレジスタ２１、Ｂレジス
タ２２｝よびＣレジスタ２３の出力のうち演算したいそ
れぞれパリテイビツトを含む前記レジスタのうち２個の
レジスタからの前記レジスタのうち２個のデータがレジ
スタ選択回路２４に入力され、ここで選択された２個の
データが線２８訃よび２９を介してパリテイビツトを除
いたデータビツトとして２進加算器５と１２およびパリ
テイチエツク回路２７へ与えられ、２進加算器５卦よび
１２へ入力されたデータにエラーがあつたか否かがパリ
テイチエツク回路２７の出力に得られる。
２図に示した本発明の第１の実施例は２進加減算を遂行
する装置を示し、この装置ではパリテイビツトＰを付加
した被演算データを保持するＡレジスタ２１、Ｂレジス
タ２２｝よびＣレジスタ２３の出力のうち演算したいそ
れぞれパリテイビツトを含む前記レジスタのうち２個の
レジスタからの前記レジスタのうち２個のデータがレジ
スタ選択回路２４に入力され、ここで選択された２個の
データが線２８訃よび２９を介してパリテイビツトを除
いたデータビツトとして２進加算器５と１２およびパリ
テイチエツク回路２７へ与えられ、２進加算器５卦よび
１２へ入力されたデータにエラーがあつたか否かがパリ
テイチエツク回路２７の出力に得られる。
前記線２８訃よび２９を介して２進加算器５卦よび１２
に入力されたデータビツトが２進加算器５卦よび１２で
演算され、その結果のデータバツトが２進加算器５から
Ｄレジスタ２６に与えられ、また、パリデイビツトは２
進加算器１２に接続されたパリテイ発生回路２５の出力
に得られ、前記データビツトに前記パリテイビツトを付
加したものが演算結果としてＤレジスタ２６に得られる
。Ｄレジスタ２６の出力は線３２で前記パリテイチエツ
ク回路２７に供給され、２進加算器５と１２、パリテイ
発生回路２５およびＤレジスタ２６と動作した一連の論
理回路に障害があつたかどうかパリテイチエツク回路２
７の出力に得られる。このように、本発明では、前記加
算処理遂行に必要な金物に対してある一部論理回路（２
進加算器５，１２）を二重化してパリテイビツトを発生
させかつチエツクすることにより障害検出率を悪化させ
ずに、障害検出金物量を削減することができる。
に入力されたデータビツトが２進加算器５卦よび１２で
演算され、その結果のデータバツトが２進加算器５から
Ｄレジスタ２６に与えられ、また、パリデイビツトは２
進加算器１２に接続されたパリテイ発生回路２５の出力
に得られ、前記データビツトに前記パリテイビツトを付
加したものが演算結果としてＤレジスタ２６に得られる
。Ｄレジスタ２６の出力は線３２で前記パリテイチエツ
ク回路２７に供給され、２進加算器５と１２、パリテイ
発生回路２５およびＤレジスタ２６と動作した一連の論
理回路に障害があつたかどうかパリテイチエツク回路２
７の出力に得られる。このように、本発明では、前記加
算処理遂行に必要な金物に対してある一部論理回路（２
進加算器５，１２）を二重化してパリテイビツトを発生
させかつチエツクすることにより障害検出率を悪化させ
ずに、障害検出金物量を削減することができる。
第３図に示した本発明の第２の実施例は左シフト処理を
遂行する装置であり、この装置はＪレジスタ４１とＫレ
ジスタ４２と、このＪレジスタ４１のデータを入力しシ
フト数指定回路４８で指定された数だけ左シフトする二
重化シフト回路４５とから構成されている。
遂行する装置であり、この装置はＪレジスタ４１とＫレ
ジスタ４２と、このＪレジスタ４１のデータを入力しシ
フト数指定回路４８で指定された数だけ左シフトする二
重化シフト回路４５とから構成されている。
この二重化シフト回路４５に卦いて上述のように左シフ
トされたときの空白部分（すなわち、右端）に前記Ｋレ
ジスタ４２に格納されたデータが順に供給される。
トされたときの空白部分（すなわち、右端）に前記Ｋレ
ジスタ４２に格納されたデータが順に供給される。
前記二重化シフト回路４５でシフトされた結果は、前記
Ｊレジスタ４１にフイードバツクされ、そこに一旦格納
された後でＪレジスタ４１中の（図示していない）パリ
テイ発生回路でパリテイビツトが付加されたあとで信号
線４３を介してパリテイチエツクされる。
Ｊレジスタ４１にフイードバツクされ、そこに一旦格納
された後でＪレジスタ４１中の（図示していない）パリ
テイ発生回路でパリテイビツトが付加されたあとで信号
線４３を介してパリテイチエツクされる。
この比較結果により一連のシフト動作を行なう前記シフ
ト回路に卦ける障害の有無を調べることができる。
ト回路に卦ける障害の有無を調べることができる。
前記シフト処理遂行に必要な金物のＬＳＩ化に加え、障
害検出のために必要なパリテイチエツク回路、パリテイ
発生回路訃よび二重化処理回路をレジスタ用Ｃおよびシ
フト用Ｃに組込むことにより、ＬＳＩ化に適した障害検
出をより少ない金物増で実現できる。
害検出のために必要なパリテイチエツク回路、パリテイ
発生回路訃よび二重化処理回路をレジスタ用Ｃおよびシ
フト用Ｃに組込むことにより、ＬＳＩ化に適した障害検
出をより少ない金物増で実現できる。
本発明はパリテイチエツク回路、一部論理回路の二重化
訃よびパリテイ発生回路を持つことでより多い障害検出
金物を要した方式と同等の障害検出率を得ることが可能
とする。
訃よびパリテイ発生回路を持つことでより多い障害検出
金物を要した方式と同等の障害検出率を得ることが可能
とする。
第１図は障害検出を行なう従来の構成を示す図、第２図
は本発明の第一の実施例を示す図および第３図は本発明
の他の実施例を示す図。 １・・・・・・Ａレジスタ、２・・・・・・Ｂレジスタ
、３・・・・・・Ｃレジスタ、４・・・・・・レジスタ
選択回路、５・・・・・・２進加算器、６・・・・・・
Ｄレジスタ、７・・・・・・一致検出回路、８・・・・
・・Ｅレジスタ、９・・・・・・Ｆレジスタ、１０・・
・・・・Ｇレジスタ、１１・・・・・・レジスタ選択回
路、１２・・・・・・２進加算器、１３・・・・・・Ｈ
レジスタ、２１・・・・・・パリテイを付加したＡレジ
スタ、２２・・・・・・パリテイを付加したＢレジスタ
、２３・・・・・・パリテイを付加したＣレジスタ、２
４・・・・・・ゲリテイビツトを含めて選択するレジス
タ選択回路、２５・・・・・・パリテイビツト発生回路
、２６・・・・・・パリテイを付加したＤレジスタ、２
７・・・・・・パリテイチエツク回路、２８，２９・・
・・・・データビツト線、３０，３１・・・・・・パリ
テイビツト線、４１・・・・・・Ｊレジスタ、４２・・
・・・・Ｋレジスタ、４３，４４・・・・・・パリテイ
チエツク出力線、４５・・・・・・二重化シフト回路、
４６・・・・・・シフト結果出力データ線、４７・・・
・・・シフト数指定回路。
は本発明の第一の実施例を示す図および第３図は本発明
の他の実施例を示す図。 １・・・・・・Ａレジスタ、２・・・・・・Ｂレジスタ
、３・・・・・・Ｃレジスタ、４・・・・・・レジスタ
選択回路、５・・・・・・２進加算器、６・・・・・・
Ｄレジスタ、７・・・・・・一致検出回路、８・・・・
・・Ｅレジスタ、９・・・・・・Ｆレジスタ、１０・・
・・・・Ｇレジスタ、１１・・・・・・レジスタ選択回
路、１２・・・・・・２進加算器、１３・・・・・・Ｈ
レジスタ、２１・・・・・・パリテイを付加したＡレジ
スタ、２２・・・・・・パリテイを付加したＢレジスタ
、２３・・・・・・パリテイを付加したＣレジスタ、２
４・・・・・・ゲリテイビツトを含めて選択するレジス
タ選択回路、２５・・・・・・パリテイビツト発生回路
、２６・・・・・・パリテイを付加したＤレジスタ、２
７・・・・・・パリテイチエツク回路、２８，２９・・
・・・・データビツト線、３０，３１・・・・・・パリ
テイビツト線、４１・・・・・・Ｊレジスタ、４２・・
・・・・Ｋレジスタ、４３，４４・・・・・・パリテイ
チエツク出力線、４５・・・・・・二重化シフト回路、
４６・・・・・・シフト結果出力データ線、４７・・・
・・・シフト数指定回路。
Claims (1)
- １ 第１のデータとそのパリテイビットとを保持する第
１のデータ保持回路と、前記第１のデータと同一内容の
第２のデータとそのパリテイビットとを保持する第２の
データ保持回路と、前記第１および第２のデータ保持回
路からそれぞれ第１のデータおよび第２のデータを供給
されそれぞれのデータに同一の演算処理するよう二つの
処理手段を有する二重化演算処理手段と、この二重化演
算処理手段の一方の処理手段からの演算結果にもとづい
てパリテイビットを発生させるパリテイビット発生手段
とを含み、前記二重化演算処理手段の他方処理手段の演
算結果をデータとし、かつこのデータに前記パリテイビ
ット発生手段から発生されたパリテイビットを付加して
送出するようにしたことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53001768A JPS5916303B2 (ja) | 1978-01-10 | 1978-01-10 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53001768A JPS5916303B2 (ja) | 1978-01-10 | 1978-01-10 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5494851A JPS5494851A (en) | 1979-07-26 |
| JPS5916303B2 true JPS5916303B2 (ja) | 1984-04-14 |
Family
ID=11510750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53001768A Expired JPS5916303B2 (ja) | 1978-01-10 | 1978-01-10 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916303B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5559563A (en) * | 1978-10-30 | 1980-05-06 | Nec Corp | Error detector |
| JPH0691428B2 (ja) * | 1985-01-23 | 1994-11-14 | 株式会社日立製作所 | フリツプフロツプ回路 |
-
1978
- 1978-01-10 JP JP53001768A patent/JPS5916303B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5494851A (en) | 1979-07-26 |
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