JPS5916416A - 電圧レベルアジヤスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 合に用いるレベルアジャスタに関するものである。

従来レベルアジャスタは抵抗とトランジスタを直列接続
した形式のものが多かった。しかしながら抵抗を使用し
たものは応答速度が遅く、かつ抵抗内部での電力損失が
生じるため、消費電力を節約する必要のある回路、特に
腕時計等に用いる場合はできるだけ消費電力の少ない回
路が望ましい。

このような要求から、昭和４７年特許願第’５４．５３
９号「電圧レベルアジャスター」にも見られる如く、コ
ンプリメンタリに接続されたトランジスタと該トランジ
スタのゲートをクランプするダイオード及びコンデンサ
とで構成された消費電力の少ないレベルアジャスタの方
式が出願されているが、このレベルアジャスタはコンデ
ンサの電荷が放電すると誤動作するため、比較的高速な
信号のレベルアジャスタとしてしか使用できないという
欠点があった。

然るに本発明のレベルアジャスタは記憶回路を備えてい
るため、その動作範囲は静的な低速信号から高速信号ま
で広範囲な信号のレベルアジャスタを行なうことができ
る。以下図面にもとづき庫発明の詳細な説明する。

第１図は抵抗とトランジスタを直列接続した従来のレベ
ルアジャスタで１は抵抗、２はエンハンス型電界効果ト
ランジスタ、６は電源、４は入力信号源である。５はレ
ベルアジャスタの出力端子であるが、ここに接続する次
段の負荷容量と抵抗１とが積分回路を構成するため抵抗
１を小さくすると消費電力が増大し、大きくすると動作
速度が遅くなる。

第２図は昭和４７年特許願第５４５３９号に記載された
レベルアジャスタの一実施例であって、極性の異なるエ
ンハンスメント型電界効果トランジスタ６．７をコンプ
リメンタリに接続し、該トランジスタのソース側には電
圧■。、、、及びＶ　ｓｓｌが印加される。

Ｐチャネルタイプ電界効果トランジスタ６のゲート電極
とＮチャネルタイプ電界効果トランジスタ７のゲート電
極はコンデンサ８で接続され、トランジスタ７のゲー　
トはリークダイオード９を介してＶ　８１１１　に接続
され、トランジスタ６のゲート電極が入力、コンプリメ
ンタリに接続したトランジスタ６及び７のドレインが出
力端子となる。入力信号はハイレベル力ＶＤＤ７、ロー
レベルが、■、８２で、（Ｖ　ｏｏｌ　）　Ｖ　８８２
　＞　Ｖ　ｓｓ＋　　）　出力信号はハイレベル力Ｖ　
Ｄ’ＤＩ　ｓ　ローレベルカＶｓｓ１にレベル変換され
る。

しかしながら、コンデンサ８の電荷はリークダイオード
９の漏れ電流により経時放電するため、放電時間が無視
できる程度の高速信号に使用範囲が限定される。

第３図は本発明のレベルアジャスタを分周回路に用いた
ブロック図で、発振器１０及び分周器１１は１．５Ｖの
電源１２で動作し、分周器１４は昇圧回路１６か６の電
源電圧６■が供給され、分周器１１から分周器１４への
信号の接続に本発明のレベルアジャスタ１５を挿入して
信号レベルの変換を行なっている。

第４図は本発明の電圧レベルアジャスタの一実施例であ
って、１６〜１９はＰチャネルタイプ電界効果トランジ
スタ、２０〜２６はＮチャネルタイプ電界効果トランジ
スタ、２４〜２５はコンデンサ、２６〜２７はリークダ
イオードで構成しである。トランジスタ１６．１８及び
１７．１９はそれぞれ直列に接続され、トランジスタ１
６及び１７のソースは電源Ｖ　Ｄｌｌｌ　に接続してい
る。トランジスタ２０．２１及び２２．２６はそれぞれ
ドレイン、ソースが各々並列に接続され、ソースは電源
Ｖ　ｌ１ｓＨに、トランジスタ２０．２１のドレインは
トランジスタ１８のドレインＡ’に、）ランジスタ２２
，２３のドレインはトランジスタ１９のドレインＢに接
続している。

また、トランジスタ１８及び２１のゲートは］３に、ト
ランジスタ１９及び２６のゲートはＡに接続している。

トランジスタ１６及び２０のゲート間はコンデンサ２４
を介して接続さね、トランジスタ１７及び２２のゲート
間はコンデンサ２５を介して接続する。トランジスタ２
０のゲー］・は更　゛にリークダイオードを介してＶ　
１１８１　に接続され、同様にトランジスタ２２のゲー
トはリークダイオード２７を介して■６８．に接続して
いる。このレベルアジャスタの入力は２個あり、トラン
ジスタ１７のゲート線２９が第１の入力端子、トランジ
スタ１６のゲート線２８が第２の入力端子で、入力信号
ルベルはハイレベルがＶ。１１１、ローレベルがＶ８６
２　　（Ｖワ。＋　＞Ｖ８８２　＞Ｖｓ６１　　）で２
個の入力端子が同時にＶ　ｇＢ２にならないという条件
が附帯する。

出力端子６０はＢ点から取り出すが、逆位相出力が必要
な場合はＡ点より出力すれば良い。即ち第４図に示した
本発明のレベルアジャスタは、コンプリメンタリ接続さ
れたトランジスタ１８．２１と１９．２６が各々のゲー
ト及びドレインとたすき掛は接続されフリップフロップ
を構成しているため状態の記憶機能がある。

またトランジスタ１６及び１７はＶ　ｌ＋ＤＩ及び■８
８２の２値でスイッチングされ、トランジスタ２０及び
２２はリークダイオード２６及び２７でｖ８８．にバイ
アスされ、コンデンサ２４及び２５を介して入力信号の
差分信号Ｖ　ＤＤＩ　　　Ｖ８Ｂ２が先のバイアスに重
じようして各々のトランジスタをスイッチングする。低
速の信号ではトランジスタ２０及び２２のゲート信号は
リークダイオードのためｇ＆分されるが、入力信号の変
化時に起きた状態の変化はトランジスタ１８．２１と１
９．２６で構成されるフリップフロップに記憶さＪｔ、
力）つコンプリメンタリ接続であることから出力抵抗も
低く、２値出力状態では消費電流は極層て少ないことが
特徴である。

第５図は第４図のレベルアジャスタの動作波形の一例で
あり、３１が第１の入力端子２９．６２が第２の入力端
子２８０入力波形。ノーイレベルがＶ’Ｄ［ｌ＋　、ロ
ーレベルがＶｌｌｌ＋□で同時にＶ’［１８２のローレ
ベルにはしない。６６は出力信号で）・イレベルがＶＤ
ＤＩ、ローレベルがＶ　８８１　でＶ　ｏＤｓ　＞　Ｖ
　−８２＞　Ｖ　ｓ８＋　の関係にある。

第６図は本発明によるレベルアジャスタの２入力端子を
１入力端子として使用する場合の側で、６４がレベルア
ジャスタ、６５．６６が第１及び第２の入力端子、６７
が出力端子であるが、第２の入力端子は第１の入力端子
の信号をインバータ６８で反転して第２の入力端子の信
号とする。インバータ６８の電源は入力信号レベルと同
じＶ　ＤＤＩ　、ＶＩｌｌ＋２　とする。

第７図は第６図に示した１入力端子として使用した場合
の動作波形の一例であり、６９がハイレベル■ゎ。１、
ローレベルＶ　ｓｇ□ノ入力波形、４０がハイレベル■
。ＤＩ　ｓ　ローレベルｖｌＩ８２の出力波形である。

以上第３図〜第７図にもとづいて入力信号のＶ　ｓｓ２
　レベルな■６ＩｌＩ（■Ｉ＋６２〉■８ｓ１）に変換
する方法について説明し゛たが、同様な方法で入力信号
のハイレベルが■。Ｄ２　、ローレベルカＶｓｓｌ、嘗
ム翫 レベルアジャスト後のノ・イレベルがＶＤＤＩ、ローレ
ベルカＶ　ｇ　Ｂ　１　となる電圧レベルアジャスタを
第８図に示す。（■ＤＤ、〉■ＤＤ２〉■８８１）即ち
、第４図の電圧レベルアジャスタとはＰチャネル、Ｎチ
ャネル電界効果トランジスタの構成が相軸的に構成にな
るだけで、従ってダイオード及び入力の位置も第４図と
は対称の位置にある。

４１〜４４はＮチャネルタイプ電界効果トランジスタ、
４５〜４８はＰチャネルタイプ電界効果トランジスタ、
４９〜５０はコンデンサ、５１〜５２はリークダイオー
ドで、コンプリメンタリ接続したトランジスタ４６．４
６及び４４．４８は各々のゲート及びドレインがたすき
掛けされていて、トランジスタ４６に直列のトランジス
タ４１及びトランジスタ４４に直列のトランジスタ４２
のゲートが各々第２及び第１の入力端子５３及び５４で
ある。

またトランジスタ４６に並列のトランジスタ４５及びト
ランジスタ４８に並列のトランジスタ４７の各々のゲー
トはコンデンサ４９及び５０を介して入力端子５３．５
４に各々接続している。

ま−たトランジスタ４５及び４７の各々のゲートはリー
クダイオード５１．５２を介してＶ。Ｄ、と接続してい
る。以上の説明からも明白なように第４図及び第８図に
示した本発明の電圧レベルアジャスタは、入力信号のハ
イまたはローレベルがＶ　ＤＤＩ又はｖｓｓｌかによっ
てＮチャネル電界効果トランジスタ、Ｐチャネル電界効
果トランジスタ１１７）構成を反転し、コンデンサ、ダ
イオードの位置を相対的に等価位置に配置することで各
々の目的に合った電圧レベルアジャストができる。

以上述べた如く本発明の電圧レベルアジャスタは静的動
作から高速動作まで動作範囲が広くＰチャネル及びＮチ
ャネル電界効果トランジスタによるコンプリメンタリ構
成であることから消費電力も少なく時計等に用いること
による効果は大きい。

尚、第４図及び第８図に於て直列構成のトランジスタ１
６．１８及び１７．１９及び４１．４３及び４２．４６
は相互の位置を入れ替えても動作上は全く同じであるこ
とは云うまでもない。

また、本発明を集積回路化する場合はリークダイオード
を分離して構成する必要が有るが、サファイヤ基板にシ
リコーンを生成し各素子を絶縁分離して構成する所謂Ｓ
Ｏ８構造が浮遊容量も少なく高速性に優れ製造も容易で
ある。

【図面の簡単な説明】

第１図、第２図は従来のレベルアジャスタの回路図、第
３図〜第８図は本発明の実施例の回路図で、第３図はレ
ベルアジャスタを用いた回路のブロック図、第４図、第
８図は本発明の実施例を示す回路図、第５図は第４図の
回路図の動作を説明する動作波形図、第６図は第４図の
レベルアジャスタを単一人力で使用する場合の回路図で
、第７図は同第６図の動作波形図である。 １６．１７．１８．１９．４５．４６．４７．４８・・
・・・・Ｐチャネルエンノ・ンスメント型電界効果トラ
ンジスタ、 ２０．２１．２２．２３．４１．４２．４６．４４・・
・・・・Ｎｆヤネルエンハンスメント型電界効果トラン
ジスタ、 ２６．２７．５１．５２・・・・・・ダイオード、２４
．２５．−４９．５０・・・・・・コンデンサ。 第４図 第５図

Claims (2)

【特許請求の範囲】
1. （１）電圧レベルの異なる回路を結合する場合に用いる
   電圧レベルアジャスタにおいて、２糸目のＰチャネルタ
   イプ電界効果トランジスタとＮチャネルタイプ電界効果
   トランジスタから成るコンプリメンタリ電界効果トラン
   ジスタの各々のゲート及びドレインを相互にたすき掛は
   接続した記憶回路と、該記憶回路のＮチャネルトランジ
   スタと並列にゲートをダイオードで接地したＮチャネル
   トランジスタを各々接続し、該記憶回路のＰチャネルト
   ランジスタと直列にＰチャネルトランジスタを各々接続
   し、該並列及び直列トランジスタのゲートを各々コンデ
   ンサで接続した構成を特徴とする電圧レベルアジャスタ
   。
2. （２）電圧レベルの異なる回路を結合する場合に用いる
   電圧レベルアジャスタにおいて、２組のＰチャネルタイ
   プ電界効果トランジスタとＮチャネルタイプ電界効果ト
   ランジスタから成るコンプリメンタリ電界効果トランジ
   スタの各々のゲート及びドレインを相互にたすき掛は接
   続した記憶回路と、該記憶回路のＮチャネルトランジス
   タと並列にゲートをダイオードで接地したＰチャネルト
   ランジスタを各々接続し、該記憶回路のＮチャネルトラ
   ンジスタと直列にＮチャヌルトランジスタを各々接続し
   、該並列及び直列トランジスタのゲートを各々コンデン
   サで接続した構成を特徴とする電圧レベルアジャスタ。